[发明专利]半导体存储器装置和控制器及其读写控制方法

说明书

本申请是由松下电器产业株式会社于2004年10月13日申请的、申请号为200480008606.4、发明名称为“半导体存储器装置和控制器及其读写控制方法”一案的分案申请。

技术领域

本发明涉及使用了非易失性存储器(闪速存储器)作为半导体存储器的半导体存储器装置和控制器及其读写控制方法。

背景技术

在半导体存储器装置中，SD存储卡(登录商标)或COMPACTFLASH(登录商标)等的存储卡具有小型的大小的特征。有效地利用这些特征，存储卡作为数码相机等的便携式装置的可装卸的存储器装置正在实现实用化。

实现了实用化的存储卡在其内部内置了非易失性存储器(闪速存储器)和作为其控制电路的控制器LSI。近年来，对于存储卡来说，大容量化和高速写入的要求越来越高。因此，在下述方面作了改进，即，内置多个芯片的非易失性存储器并用多条存储器总线、例如2条存储器总线连接非易失性存储器与控制器LSI、并列地进行写入等。在特开平6-119128号公报中公开了这些技术的一例。

但是，在现有的半导体存储器装置中，为了实现存储卡的容量的变动、例如256MB或512MB等，只变更内置的非易失性存储器的安装数目是不够的。换言之，必须根据非易失性存储器的安装数目来转换控制器LSI内部的地址管理处理。因此，存在内部处理变得繁琐、控制器LSI的成本因引进其编排而增加这样的缺点。

本发明针对上述问题，实现即使变更内置的非易失性存储器的数目也能用同一处理来控制的控制器LSI(以后单单称为控制器)。换言之，本发明提高了控制器的通用性，结果实现半导体存储器装置的低价格。具体地说，以经2条总线分别控制各2个(合计4个)非易失性存储器为基本点。而且，简化控制器的地址管理处理，实现经2条总线能共同地分别控制各1个(合计2个)非易失性存储器的控制器。

发明内容

本发明的半导体存储器装置和非易失性存储器的控制器的特征在于：根据来自主机的读写指示经第1和第2存储器总线对多个非易失性存储器进行读写控制。

将在上述第1存储器总线上连接非易失性存储器F0、在上述第2存储器总线上连接非易失性存储器F1的情况称为2存储器结构。而且，将在上述第1存储器总线上连接非易失性存储器F0、F2和在上述第2存储器总线上连接非易失性存储器F1、F3的情况称为4存储器结构。在将各自的非易失性存储器2分割为大致相等的大小的区域以形成前后半区域时，对于控制器来说，设置将由上述主机指定的连续逻辑地址变换为每个规定的大小的逻辑序贯数的变换单元，设置对于逻辑序贯数生成形成重复0至3的值的4的余数系列的逻辑序贯模数的模数生成部。如果由主机发出对连续逻辑地址的写入指示，则根据逻辑序贯模数，在4存储器结构的情况下，以重复巡回非易失性存储器F0、F1、F2、F3的形式进行数据写入，在2存储器结构的情况下，以重复巡回F0的前半区域、F1的前半区域、F0的后半区域、F1的后半区域的形式进行数据的写入。

按照这样的结构，由于虽然控制器的基本架构(地址管理处理)以进行4存储器结构的控制为基本点，但在2存储器结构的情况下将各自的存储器分割为2个区域能假想地作为4存储器结构来控制，故对于2存储器结构的地址管理处理也能用1个架构来共用。换言之，由于在非易失性存储器(闪速存储器)是4个的情况和2个的情况下没有必要分别个别地设置地址管理处理，故可降低控制器和半导体存储器装置的成本。

附图说明

图1是示出了包含本发明的实施例的控制器的半导体存储器装置的整体结构的框图。

图2是将半导体存储器装置中使用的闪速存储器作为4闪速存储器连接的情况下的F0的结构图。

图3是将半导体存储器装置中使用的闪速存储器作为2闪速存储器连接的情况下的F0的结构图。

图4是示出了半导体存储器装置中的块的结构的概念图。

图5是示出了半导体存储器装置中的逻辑地址格式的结构例的概念图。

图6是示出半导体存储器装置的写入序列的概念图。

具体实施方式

以下，说明本发明的实施例中的半导体存储器装置和控制器。图1是示出本实施例的半导体存储器装置的结构的框图。半导体存储器装置具有控制器102和多个闪速存储器103～106。在此，有时也分别将闪速存储器103、104、105、106作为F0、F1、F2、F3来说明。