[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及CMOS晶体管中的通态电流得以提高的半导体器件及其制造方法。 

背景技术

以往，为了提高MOS晶体管中的通态电流而应用使沟道产生应变的结构。例如，应用被用于产生拉伸应力的膜覆盖的n沟道MOS晶体管。此外，也应用在源极及漏极上形成有SiGe层的p沟道MOS晶体管。 

这样，在n沟道MOS晶体管中，优先使沟道产生拉伸方向的应变(拉伸应变)，在p沟道MOS晶体管中，优先使沟道产生压缩方向的应变(压缩应变)。因此，在制造CMOS晶体管等具有n沟道MOS晶体管及p沟道MOS晶体管这两者的半导体器件时，为了产生有利于两晶体管的应变，需要分别单独进行处理。此时，时间以及成本会被大幅度提高。 

例如，如图17所示，在SRAM(static random access memory：静态随机存取存储器)单元中，设置有源极连接在电源vdd上的p沟道MOS晶体管P1以及P2，还设置有源极接地的n沟道MOS晶体管N1以及N2。而且，晶体管P1以及N1的各漏极相互连接在一起，晶体管P2以及N2的各漏极相互连接在一起。也就是说，SRAM单元包括2个CMOS晶体管。进而，栅极连接在字线W上的n沟道MOS晶体管N1连接至由晶体管P1以及N1构成的CMOS晶体管和位线/B之间，栅极连接在字线W上的n沟道MOS晶体管N2连接至由晶体管P2以及N2构成的CMOS晶体管与位线B之间。这样，在SRAM单元中包括有CMOS晶体管。 

并且，在现有的SRAM单元中，采用如图18或图19所示的布局(Layout)。这些布局都在晶体管P1以及P2上设置有栅极105以及p型杂质扩散层107p，在晶体管N1～N4上设置有栅极105以及n型杂质扩散层107n。而且，晶体管P1和晶体管N1相互平行地配置，晶体管P2和晶体管N2相互平行地配置。这是为了在构成CMOS晶体管的2个晶体管之间共享栅极。 

因此，若要使晶体管P1以及P2产生压缩应变，则在晶体管N1以及N2上也产生压缩应变，而且，若要使晶体管N1以及N2产生拉伸应变，则在晶体管P1以及P2上也产生拉伸应变。 

因此，在现有的技术中，无法同时提高构成CMOS晶体管的2个晶体管的通态电流。这种情况也明确记载在非专利文献1等中。 

专利文献1：JP特开2004-335741号公报 

专利文献2：JP特开2006-80161号公报 

非专利文献1：SSDM，pp.14-15，2002 

本发明的目的在于，提供一种能够以简单的结构提高n沟道MOS晶体管以及p沟道MOS晶体管的通态电流的半导体器件及其制造方法。 

本申请发明人为了解决所述课题进行了认真的研究，其结果，想出了如下所示的发明的各种方式。 

在本发明的半导体器件中设置有：半导体衬底，n沟道MOS晶体管，其形成在所述半导体衬底上，p沟道MOS晶体管，其形成在所述半导体衬底上，应力施加膜，其使所述n沟道MOS晶体管的沟道产生朝向电子的移动方向的正拉伸应变，使所述p沟道MOS晶体管的沟道产生朝向空穴的移动方向的正压缩应变；其中，形成用于向外侧施加正应力的膨胀膜来作为所述应力施加膜，该膨胀膜是通过热CVD法形成的氮化硅膜，通过对该膨胀膜的覆盖pMOS区域之间区域以外的部分进行Ge离子注入，来使该部分不能发挥膨胀膜的功能，或者，通过对该膨胀膜的覆盖pMOS区域之间区域以外的部分进行蚀刻，来使该部分不能发挥膨胀膜的功能。 

另外，提供一种一种半导体器件，其特征在于，具有：半导体衬底，n沟道MOS晶体管，其形成在所述半导体衬底上，p沟道MOS晶体管，其形成在所述半导体衬底上，应力施加膜，其使所述n沟道MOS晶体管的沟道产生朝向电子的移动方向的正拉伸应变，使所述p沟道MOS晶体管的沟道产生朝向空穴的移动方向的正压缩应变；其中，形成用于朝向内侧施加正应力的收缩膜来作为所述应力施加膜，该收缩膜是通过等离子体CVD法形成的氮化硅膜，通过对该收缩膜的覆盖pMOS区域之间区域以外的部分进行 Ge离子注入，来使该部分不能发挥收缩膜的功能，或者，通过对该收缩膜的覆盖pMOS区域之间区域以外的部分进行蚀刻，来使该部分不能发挥收缩膜的功能。