[发明专利]静电放电保护电路和终端电阻电路

说明书

技术领域

本发明涉及静电放电保护电路和终端电阻电路。具体地说，本发明涉及用于保护半导体器件的内部电路不受静电放电破坏的静电放电保护电路。本发明也涉及用于稳定半导体器件的信号的终端电阻电路。 

背景技术

LSI的内部电路可能由于与人接触和与存储箱摩擦而受静电放电(ESD)破坏。为了保护内部电路不受ESD破坏，LSI在电源端子和信号输入/输出端子之间具有ESD保护电路。 

这种ESD保护电路具有由于输入级的晶体管所带来的电容用于输入电压浪涌，并且对将被输入/输出到LSI端子的差分信号造成RC延迟或ZC延迟。因此，在保证开关操作为几百MHz的LSI中(脉冲上升时间：tr＝500ps至1ns)，ESD保护电路妨碍了内部电路的高速性质。这里，假设LSI内的传输线的特性阻抗(characteristic impedance)(Z₀)是100Ω，并且ESD保护电路的电容(C)是1至4pF。在这种情况中，LSI端子的时间常数是Z₀C＝100至400ps，仅仅刚好小于脉冲上升时间tr，因此仍然可以使用普通的ESD保护电路。 

然而，在时钟频率有所提高并且以几GHz运行的LSI中(脉冲上升时间：tr＝50至200ps)，当ESD保护电路的电容是如上所述的1至4pF时，LSI端子的时间常数大于脉冲上升时间。 

因此，在开关期间的LSI压摆率(slew rate)由ESD保护电路决定并且在运行低于1GHz的情况下达到峰值。 

另外，传统上提出了一种半导体集成电路器件，用于均衡加在保护电路内的每个保护单元上的ESD负载，并且防止用于保护内部电路的晶体管的毁坏(例如见日本未审查专利申请No.2004-71991)。 

因此，存在由于静电放电保护电路的电容所引起的问题，差分信号被延迟，使得差分信号难以加速。 

而且当终端电阻电路连接到差分信号通过其传播的信号线时，存在由于终端电阻电路的寄生电容所引起的问题，差分信号被延迟，使得差分信号难以加速。 

发明内容

考虑到上述内容，本发明的一个目的在于提供一种能够通过减小电路的电容而实现差分信号的加速的静电放电保护电路。本发明的另一个目的在于提供一种能够通过减小电路的电容而实现差分信号的加速的终端电阻电路。 

为了实现上述目的，根据本发明一个技术方案，提供了一种用于半导体器件的保护内部电路不受静电放电破坏的静电放电保护电路。该电路包括：一对晶体管，连接到两条线中的每条，这两条线连接到半导体器件的外部端子并且差分信号通过其而传播，这对晶体管在同一个阱(well)中形成以便对施加到外部端子的静电放电进行箝位。所述一对晶体管的漏极扩散区之间的距离被确定为使得在所述漏极扩散区之间迁移的电荷的迁移时间短于所述差分信号的转变时间。 

当与通过示例方式示出本发明优选实施例的附图结合时，本发明的上述和其他目的、特征和优点将从下面的描述中变得清楚。 

附图说明

图1是使用根据第一实施例的ESD保护电路的LSI的电路图。 

图2A和图2B示出了差分对线(differential pair line)。图2A示出了共面对线，图2B示出了层叠(stacked)对线。 

 图3A和图3B示出了ESD保护电路的一对晶体管之间的电荷迁移。图3A示出了传统的ESD保护电路的晶体管之间的电荷迁移。图3B示出了图1中的ESD保护电路11的一对晶体管之间的电荷迁移。 

图4是在同一个阱中形成的一对晶体管的平面图。 

图5是沿着图4的短划线A-A取得的横截面图。 

图6是在同一个阱中形成的一对晶体管的另一示例的平面图。 

图7示出了图6中的这对晶体管的操作。 

图8A、8B、8C、8D和8E中的每一个都是传输线的简单模型。 

图9是用RLCG元件表示的图8A至8E中的传输线的模型图。 

图10A和图10B是将图9中的电阻和电感设定为零的情况的模型图。 

图11是为ESD对策所提供的哑电路(dummy circuit)的电路图。 

图12是示出图1中的ESD对策模型的电路图。 

图13示出了V_G随时间的变化。 

图14是用于执行浪涌仿真的LSI的电路图。 

图15A和图15B中的每一个都示出了图14中的电路图的仿真结果。