[发明专利]使用图形处理器的多个显示头的抗混叠在审

专利信息
申请号: 200710097347.2 申请日: 2007-05-11
公开(公告)号: CN101086830A 公开(公告)日: 2007-12-12
发明(设计)人: 邓肯·A·里亚赫;布里杰什·特里帕蒂;布雷特·T·汉尼根;菲利普·布朗宁·约翰逊 申请(专利权)人: 辉达公司
主分类号: G09G5/00 分类号: G09G5/00;G06F3/14
代理公司: 北京律盟知识产权代理有限责任公司 代理人: 王允方;刘国伟
地址: 美国加利*** 国省代码: 美国;US
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摘要:
搜索关键词: 使用 图形 处理器 显示 抗混叠
【说明书】:

相关申请案的交叉参考

本申请案主张2006年5月12日申请的题为“Antialiasing Using Multiple Display Headsof a Graphics Processor”的第60/747,154号美国临时申请案和2006年5月12日申请的题为“Distributed Antialiasing in a Multiprocessor Graphics System”的共同转让的共同待决第11/383,048号美国专利申请案的优先权。

技术领域

本发明大体上涉及计算机图形,且具体地说,涉及使用图形处理器的多个显示头对图像数据进行抗混叠。

背景技术

如此项技术中已知,计算机生成的图像易受由在将图像数据转换成离散色彩样品(像素)阵列中所使用的有限取样分辨率引起的各种视觉假象影响。此类假象(通常称为“混叠”)包括光滑线中的参差性、规则图案中的不规则性等。

为了减少混叠,通常对色彩进行“过取样”,即在超过组成最终(例如显示或存储的)图像的像素数目的许多取样位置处进行取样。举例来说,可以像素数目的两倍或四倍对图像进行取样。此项技术中已知各种类型的过取样,包括:超取样,其中将每一取样位置视为单独像素;和多取样,其中为覆盖像素的至少一部分的每一图元计算单个色彩值,但在多个位置处确定图元对像素的覆盖率。

抗混叠(AA)滤波器掺合每个像素的多个样品,以确定单个色彩值。常规上,AA滤波器应用于生成像素并将其存储到帧缓冲器的渲染管线内,或应用于从帧缓冲器读取像素并将其传递到显示装置的显示管线内。

发明内容

本发明的实施例提供用于开发单个图像处理器的多个显示头以执行抗混叠和其它处理任务的系统和方法。在一个实施例中,同一图形处理器的两个显示头经由像素传送路径以主/从配置彼此耦合。“主”显示头除其自己的像素之外还从“从”显示头接收像素,且主显示头中的像素选择逻辑可掺合所述两种像素或选择任一种像素而将另一种像素排除在外。如果所述两种像素对应于同一图像中的不同取样位置,那么所掺合的像素为经AA滤波的像素。

根据本发明的一个方面,图形处理装置包括第一显示头、第二显示头和像素传送路径。所述第一显示头经配置以生成第一输出像素且设置在集成电路内。经配置以生成第二输出像素的所述第二显示头也设置在所述集成电路内。第二显示头有利地包括:第一输入路径,其经配置以接收外部像素;第二输入路径,其经配置以接收内部像素;像素组合器,其耦合到所述第一输入路径和所述第二输入路径,且经配置以掺合所述外部像素与所述内部像素以生成掺合像素;和选择电路,其经配置以选择外部像素、内部像素或掺合像素中的一者作为第二输出像素。像素传送路径可经配置以将第一输出像素从第一显示头传递到第二显示头的第一输入路径,以使得第一输出像素由第一输入路径接收作为外部像素。

在一些实施例中,像素传送路径也设置在集成电路内。在其它实施例中,像素传送路径的至少一部分位于集成电路外部。举例来说,像素传送路径可包括可移除连接器。

根据本发明的另一方面,图形子系统包括图形适配器,其具有像素输出连接器和像素输入连接器。可安装在图像适配器上的图像处理器具有:像素输出端口,其可以通信方式耦合到像素输出连接器;和像素输入端口,其可以通信方式耦合到像素输入连接器。所述图形子系统还包括可移除连接器单元,其适于将图形适配器的像素输出连接器连接到图形适配器的像素输入连接器。

根据本发明的又一方面,生成图像的方法包括使用图形处理器的渲染管线来渲染图像的第一组输入像素和第二组输入像素。用于渲染第一组输入像素的第一渲染操作在至少一个方面不同于用于渲染第二组输入像素的第二渲染操作;举例来说,所述两种渲染操作可能关于应用于每一像素的取样图案而不同,或关于正被渲染的图像的视口偏移而不同。将第一组输入像素传递到图形处理器的第一显示头,且将第二组输入像素传递到图形处理器的第二显示头。进一步将第一组输入像素从第一显示头传递到第二显示头。在第二显示头中,第一组输入像素和第二组输入像素的相应像素经掺合以生成一组输出像素。

以下详细描述连同附图将提供对本发明的性质和优势的更好理解。

附图说明

图1是根据本发明实施例的计算机系统的方框图;

图2是可在本发明实施例中使用的图形处理单元(GPU)中的像素输出路径的方框图;

图3A和3B是可在本发明实施例中使用的GPU的显示头中的像素选择逻辑的方框图;

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