[发明专利]低导通电阻功率VDMOS晶体管的制造方法

说明书

(一)技术领域

本发明涉及一种低导通电阻功率MOS晶体管的制造方法，特别涉及一种低导通电阻功率VDMOS晶体管的制造方法，它直接应用的领域是VDMOS工艺制造领域。

(二)背景技术

目前，功率器件的应用领域非常广泛，可广泛应用于DC-DC变换器、DC-AC变换器、快速开关变换、继电器、马达驱动等。为了满足各种需要，开发了相应的功率器件：1)晶闸管：功率控制容量在10⁷W以上，最大工作频率20kHz；2)功率双极晶体管：功率控制容量达10⁵W以上，最大工作频率几MHz；3)功率MOS晶体管：功率控制容量达仅在10²W以上，最大工作频率可达几十MHz。由于功率MOS晶体管的工作频率比功率双极晶体管高，而且它是电压控制器件，其驱动电流(驱动功率)非常之小，使得其驱动电路比功率双极晶体管的简单得多，因而使功率MOS晶体管，特别是功率VDMOS晶体管(以下简称VDMOS管)，更加得到广泛应用。

随着整机向小型化、轻量化方向迅猛发展，要求功率VDMOS管的输出功率更大，但自身的功耗要更小，这就要求其导通电阻必须更小，因此，降低导通电阻已经成为功率VDMOS管研制的关键问题。常规VDMOS管的结构如图1所示。它的工艺制作步骤主要为：1)在N⁺硅片上生长N^-外延层，再生长氧化层，通过光刻刻出P区即P阱区；2)扩散硼，形成P阱，光刻有源区，进行栅氧化、淀积多晶硅、掺杂光刻多晶硅，形成多晶硅栅区；3)再光刻源区，源区注入磷或砷，淀积二氧化硅；4)退火增密，形成VDMOS的源区，5)光刻引线孔、溅射硅铝、光刻引线、合金、钝化、光刻钝化孔。在此种VDMOS管中，源区表面边界到N^-外延层表面边界的距离就是VDMOS管的沟道长度，其上面通过多晶硅栅控制。当多晶硅栅加正电压达到其开启电压时，VDMOS管的源、漏之间加一电压(一般是源端S为正，漏端D为负)，VDMOS管导通，电流通过沟道水平流到外延层上，纵向向下流过外延层和N⁺硅片，到达硅片底部的漏端D。为了提高VDMOS管的耐压，减少漏电，在VDMOS元胞源区的中间留出一个区域，进行P⁺扩散，形成一个P⁺接触区。

如图1所示，通常，VDMOS管的导通电阻除源漏两端的金属接触电阻之外，还包含四部分的电阻：沟道电阻R1、正对栅极靠近栅极的N^-外延区域电阻R2、正对栅极靠近N⁺衬底的N^-型外延区域电阻R3、N⁺衬底电阻R4。目前，金属接触电阻、R4已经是降到很小了，没有多少潜力可挖掘，对导通电阻降低的方法通常是针对R2、R3进行。专利文献1“可降低导通电阻的功率半导体结构及其制造方法”(申请号：200510120247.8)提出了一种利用具倾斜注入角度将杂质注入到正对栅又靠近的N型外延区域，从而达到降低电阻R2的目的。尽管与在多晶硅结构形成之前直接杂质降低R2相比，它对沟道的阈值电压、VDMOS管击穿的影响相对小一些，但是对降低R2仍然有限。专利文献2“降低高功率晶体管导通电阻的方法”(申请号：02122490.0)提出了采用双外延的方法，通过过渡层结构来降低正对栅靠近N⁺衬底的N^-外延区域电阻R3。由于是整层的浓度增加，造成VDMOS管正对源端下面的P阱与漏端的耗尽层无法展宽，使VDMOS击穿电压大幅降低，因此，它对降低R3是相当有限的。

(三)发明内容

本发明所要解决的技术问题是提出一种低导通电阻功率VDMOS晶体管的制造方法，其技术方案是从降低两个VDMOS元胞之间正对漏端通道的导通电阻R3入手，在满足VDMOS管耐压的情况下，在N⁺硅片上的第一层N^-外延层中的VDMOS管栅(即两个VDMOS元胞之间)的正下方的区域，增加一个重掺杂N⁺区，从根本上直接降低导通电阻R3，达到降低VDMOS导通电阻的目的。本发明的结构如图2所示。

为实现上述目的，本发明的一种低导通电阻功率VDMOS晶体管的制造方法，其步骤包括：

(1)在N⁺硅片上生长厚度为4～5μm的N^-外延层；