[发明专利]具有用于增强的擦除/编程/检验操作的高级主位线分割电路的存储器结构

说明书

技术领域

本发明涉及半导体存储器，且特定来说涉及可编程或快闪存储器。

背景技术

例如EEPROM、快闪存储器和双位(例如MONOS EEPROM)或多位存储器的存储器装置包含多个非易失性存储器单元。每个存储器可包含存储器单元列和行的多个子阵列。每个存储器单元可具有控制栅极、存储电荷的浮动栅极、漏极和源极，以及擦除、编程和读取单一存储器单元中的数据或对存储器单元的预定区块进行操作的能力。存储器装置包含用于数据存储的存储器单元阵列、用于处理输入、输出和数据存储的控制电路，以及用于读取存储器单元的逻辑值的参考单元阵列。EEPROM或快闪存储器用作例如微型计算机、个人数字助理、电话、外部存储装置的产品内以及多种其它产品内的内建存储器。

通常使用字线来寻址存储器单元行。存储器单元列具有至少一个导电位线，其选择性地耦合到列中的相应存储器单元以将数据转移到单个或多个存储器单元。在一个实例中，存储器单元列还可耦合到额外的位线以将数据从至少一个选定存储器单元转移到另一存储器单元。在另一实例中，对于SRAM，局部位线通常布置成位线对，其中一个位线是另一位线的补充。

快闪MOS晶体管包含源极、漏极、浮动栅极以及连接到字线(WL)的控制栅极。通常，必须选择一个字线行中的所有存储器单元。解码器将通过选择一个字线同时不选择所有其它字线来选择一个行。列中存储器单元的漏极连接到位线，且一个行中单元的源极连接在一起。通常，字线解码器向一个字线供应选择电压，同时向区块内所有其它未选定字线施加超驰电压。

许多存储器装置寻址单一存储器单元。或者，如图1所示，MONOS EEPROM结构具有双位配置。双位存储器单元29具有控制栅极(CG_m)22和浮动栅极存储器单元25a、25b。控制栅极22耦合到左存储器单元25a和右存储器单元25b。左右存储器单元25a、25b共用位线(BL_m)23。通过连接到两个存储器单元25a、25b的位线23，两个单元可在单一编程和读取操作中进行编程和读取。左右存储器单元25a、25b相应地耦合到字线装置24a、24b。

将各种电压施加到存储器单元25a、25b以将存储器单元分别编程和擦除为逻辑1或逻辑0值。通过将热电子注射从MOS晶体管的沟道区引诱到浮动栅极中来编程典型的快闪存储器单元25a、25b。通常在浮动栅极与源极之间或在浮动栅极与衬底之间使用Fowler-Nordheim隧穿操作来执行存储器单元25a、25b的擦除。快闪单元的编程或擦除导致经编程或擦除单元中的非易失的阈值电压。

当施加编程电压时，字线装置24a、24b用于产生到达存储器单元25a、25b的浮动栅极的电路路径。施加到与位线23和字线21组合的控制栅极22的各种电压用于编程或擦除左右组件25a、25b。当激励BL_m-128和BL_m+129时，类似地编程或擦除其它存储器单元，例如CG_m-1、CG_m+1。EEPROM存储器单元布置成行和列的阵列，且可以各种配置连接。通常，控制栅极CG_m-1、CG_m、CG_m+1...和位线BL_m-1、BL_m、BL_m+1的导电互连布置成列。字线21通过通常布置成行的互连耦合到多个存储器单元。