[实用新型]高压功率集成电路用少子环隔离结构

说明书

技术领域

本实用新型为一种适用于外延工艺功率集成电路高压器件与低压器件之间的隔离结构，尤其涉及一种高压功率集成电路用少子环隔离结构。

背景技术

在功率集成电路中，P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)组成互补式金属氧化物半导体(CMOS)电路。由于PMOS寄生PNP双极晶体管，NMOS寄生NPN双极晶体管，结合在一起就构成了PNPN的可控硅(SCR)结构。当可控硅结构被触发时，会使该结构的电阻极大降低，有大电流流过结构。每种可控硅结构都存在固有的触发门限，防治可控硅触发的方法很多。

在功率集成电路的某些工作状态下，高压部分会对低压部分注入载流子，触发低压CMOS寄生可控硅结构。本实用新型通过引入高低压之间的隔离结构，减小注入载流子，防止可控硅结构触发。

目前很多高低压隔离结构需要特殊半导体制备工艺，在已开发工艺流程上并不适用。

技术内容

本实用新型提供一种适用于外延工艺功率集成电路高压器件与低压器件之间的隔离的高压功率集成电路隔离结构，本实用新型能够有效防止外延高压功率集成电路中寄生可控硅结构触发。

本实用新型采用如下技术方案：

一种用于高低压功率电路隔离的高压功率集成电路用少子环隔离结构，包括：P型衬底，在P型衬底上设有两块场氧化层，在P型衬底上设有重掺杂N阱且该重掺杂N阱位于两块场氧化层之间，在重掺杂N阱与P型衬底之间设有深N型阱且该深N型阱延伸至两块场氧化层的下方，上述重掺杂N阱与零电位相连接。

与现有技术相比，本实用新型具有如下优点：

(1)本实用新型的结构能够有效吸收功率集成电路工作时从高压结构注入到衬底的载流子，从而避免低压CMOS结构寄生可控硅触发。如图3所示，高低压结构之间无隔离结构时，高压器件注入到衬底的电流全部流入低压CMOS结构，很容易引起寄生可控硅触发。而使用图5中接地电位的深N型阱保护结构，大部分的衬底电流会被吸收，这样能够防止低压CMOS结构寄生可控硅触发。

(2)本实用新型中深N型阱是高压结构中用到的深阱，结深是一般低压阱的2～3倍以上，对衬底注入载流子的吸附效果要比普通低压N型阱结构好。图4给出了浅N型阱结构衬底电流示意图，图5给出了深N型阱结构衬底电流示意图，N型阱变深后高压注入到低压部分的电流会明显减小。

(3)本实用新型的功率集成电路用少子环隔离结构，具有较好的工艺兼容性，利用原制备工艺中固有深N型阱和重掺杂N型阱，因此不需要修改固有工艺流程。

(4)本实用新型中深N型阱与地电位相连接，这点与传统的少子环隔离结构不同(传统结构一般与低压电源相连接)。本结构既能减小载流子注入芯片衬底，防止可控硅结构触发；又能避免少子电流注入到低压电源，影响到整个芯片的可靠性。

附图说明

图1是本实用新型接地深阱少子环结构剖面图。

图2是本实用新型接地深阱少子环结构俯视图。

图3是高低压结构之间无保护结构示意图。

图4是接低压电源的浅N型阱保护结构示意图。

图5是接地电位的深N型阱保护结构示意图。

具体实施方式

一种高压功率集成电路用少子环隔离结构，包括：P型衬底1，在P型衬底1上设有两块场氧化层2、3，在P型衬底1上设有重掺杂N阱4且该重掺杂N阱4位于两块场氧化层2、3之间，在重掺杂N阱4与P型衬底1之间设有深N型阱5且该深N型阱5延伸至两块场氧化层2、3的下方，上述重掺杂N阱4与零电位相连接。在场氧化层2、3及重掺杂N阱4的上方设有介质层6，在重掺杂N阱4上连接有接零电位金属7。

本实用新型在制备时，首先选择P型衬底，制作深N型阱，然后制备场氧化层，然后进行重掺杂N型阱注入，然后淀积介质层并刻蚀，接下来是接零电位金属引线的制备及钝化处理，整个工艺过程完全与原体硅功率集成电路制备工艺兼容。