[发明专利]半导体存储器件的读出放大器控制电路

说明书

                          技术领域

某些常规半导体存储器件采用了由锁存型差分放大器电路构成的读出放大器。下面借助用于放大动态随机存取存储器(DRAM)中的位线电位的读出放大器部分作为例子介绍常规差分放大器的电路设置。

                          背景技术

图1中所示的读出放大器部分包括位线对/BL<2>和BL<2>(<2>以例子表示)、均衡器和多路调制器(EQL&MUX)101、N沟道读出放大器(NSA)102、NSA公用源线103、NSA设置驱动器(NSA set driver)104、和DQ栅(gate)105。均衡器包括N沟道晶体管(以下称为NFETs)Q11、Q12和Q13。多路调制器包括NFETs Q14和Q15。NSA 102包括NFETs Q16和Q17。NSA公用源线103给NSA 102中的NFETs Q16和Q17的公用源线提供“0”写电位VBLL(例如Vss)。NSA设置驱动器104将VBLL提供给NSA公用源线103。DQ栅105包括NFETsQ18和Q19。

给DQ栅105的右端进一步提供P沟道读出放大器(PSA)106、PSA公用源线107和PSA设置驱动器108。PSA 106包括P沟道晶体管(以下称为PFETs)Q20和Q21。PSA公用源线107将“1”写电位(例如VBLH)传送给PSA 106中的晶体管Q20和Q21的公用源线，PSA设置驱动器108将VBLH提供给PSA公用源线107。另外，PSA 106后接由NFETs Q22和Q23构成的多路调制器和由NFETsQ24、Q25和Q26构成的均衡器。

给每个位线对提供上述这种读出放大器；这样，如图1的下部所示，也为/BL<0>和BL<0>(<0>只是举例而已)提供相同的电路。在右边和左边的VBLH/2电源线给位线对提供均衡电位VBLH/2。CSL表示列选择信号线。虽然未示出，各由单元电容器和单元晶体管构成的存储单元在读出放大器部分的相对侧上连接到每个位线对。

图1的读出放大器的主要部分是由NSA 102和PSA 106形成的，它们每个的晶体管交叉耦合到位线对。NSA 102的公用源线103通过由NFET构成的NSA设置驱动器104连接到处于“0”写电位VBLL(例如Vss)的位线恢复电源线。PSA106的公用源线107通过由PFET构成的PSA设置驱动器108连接到处于“1”写电位VBLH的位线恢复电源线。

通过上述常规读出放大器，NSA设置驱动器由NFET形成，PSA设置驱动器由PFET形成。在读出时，锁存信号NSET和bPSET分别被设置到高和低，由此将位线之间的小电位差放大，以便分别将位线BL(或/BL)在高电位一侧设置为“1”写电位，将位线/BL(或BL)在低电位一侧设置为“0”写电位。

                        发明内容

根据本发明的一个方案，提供用在半导体存储器件中的读出放大器控制电路，包括：读出放大器，包括以锁存型差分放大器形式连接的第一导电类型的第一晶体管；对应读出放大器的设置驱动器；和设置驱动器包括第二导电类型的第二晶体管，用于将锁存型差分放大器的公用源线连接到恢复电源线。

                        附图说明

图1表示常规半导体存储器件的读出放大器部分的电路布置；

图2是常规读出放大器部分的方框图；

图3是用于解释将设置驱动器放置在字线针脚区(stitch region)和不规则区中的常规方法的示意图；

图4表示根据本发明第一实施例的PSA设置驱动器的电路布置；

图5是根据本发明第二实施例的PSA设置驱动器的设置信号的时序图；

图6表示根据本发明第四和第九实施例的读出放大器部分的布置；

图7表示根据本发明第五和第八实施例构成PSA设置驱动器的PFET和NFET的布置的图形布局；

图8是根据本发明第六实施例用于PSA设置驱动器的设置信号的时序图；

图9表示根据本发明第七实施例的位线过驱动PSA设置驱动器的电路布置；

图10是用于根据本发明第七实施例的位线过驱动PSA设置驱动器的设置信号的时序图；

图11表示根据本发明第十实施例的读出放大器晶体管和DQ栅晶体管的重复布图。

                      具体实施方式