[发明专利]具有接触电容器电极的插塞的半导体存储器及其制造方法

说明书

本发明涉及一种用于制造半导体存储器的方法；更具体地，涉及一种用于制造半导体存储器上的电容器的方法。

DRAM(动态随机存取存储器)单元是一半导体存储器，通常包括一个晶体管和一个电容器，其中，通过充电将一位数据存储在一单元中。电容器包括一个底电极、一个介电层和一个上电极。电容器的一个电极与晶体管的源结/漏结相连。电容器的另一个电极与基准电压线相连。

计算机应用的升级增加了对更高容量存储芯片的要求。存储单元尺寸的减小允许有更多的存储单元封装到集成电路中。

电容容量与电极面积和介电层的介电常数成比例。随着存储单元的面积减小，电容器的电容趋于减小，这降低了存储单元的性能。

为了提高存储单元的密度，已提出叠层式电容器。叠层式电容器通过将存储电极部分地重叠在晶体管上及在位线/字线(word line)上来制备，因此，有效地减少了每个存储单元所需的面积。

一插塞(plug)用于将电容器的底电极与晶体管的源结/漏结连接起来。

参照图1A到图1C，描述了根据第一传统方法制造半导体存储器上的电容器的方法。

如图1A所示，绝缘层15形成在半导体基片10、诸如场氧化层的隔离层11和晶体管上，而晶体管包括栅绝缘层12、栅电极13以及源/漏结14。其后，插塞16形成在绝缘层15内。插塞16由形成在接触孔中的多晶硅层16A、欧姆接触层16B和扩散阻挡层16C构成，所述接触孔暴露源/漏结之一。

如图1B所示，通过沉积和构图(patterning)第一导电层而在扩散阻挡层16C上形成底电极17。由于掩模错对，在底电极17的制造过程中，扩散阻挡层16C可能暴露出。在高度集成装置的生产过程中，掩模错对是经常发生的。

如图1C所示，介电层18形成在底电极17上，而上电极19则形成在介电层18上。介电层18用呈现非常高介电常数的材料制成，诸如锶钛酸钡(BaSrTiO₃，以下缩写为BST)，以提高高度集成装置的电容。

一种电镀技术被用于制造底电极而不使用刻蚀工艺。

参照图2A到图2E，描述了根据第二传统方法通过使用电镀技术制造半导体存储装置的方法。

如图2A所示，绝缘层15形成在半导体基片10、诸如场氧化层的隔离层11和包括栅绝缘层12、栅电极13和源/漏结14的晶体管之上。然后，插塞16形成在该绝缘层内。插塞16包括形成于接触孔内的多晶硅层16A、欧姆接触层16B和扩散阻挡层16C，接触孔暴露源/漏结14中的一个。

如图2B所示，一种子层(seed layer)21形成在绝缘层15和插塞16上，然后粘接层22和牺牲层23一层接一层地叠置在种子层21上。

如图2C所示，牺牲层23和粘接层22被选择性刻蚀以形成显露种子层21的开口，底电极17形成在开口中的种子层21上。

如图2D所示，牺牲层23、粘接层22和种子层21被除去以分隔邻近的底电极17。

如图2E所示，介电层18沉积在底电极17和绝缘层15上。然后，上电极19形成在介电层18上。

在第二传统方法的前述工艺中，当掩模错对在形成开口的过程中发生时，插塞16的扩散阻挡层16C可能在除去种子层后暴露在外。

根据上述的传统方法，插塞16的扩散阻挡层16C的暴露部分与介电层18接触。

扩散阻挡层16C和介电层18之间的接触导致了若干问题。一个问题是，扩散阻挡层16C在形成介电层18的过程中被氧化，是因为介电层18，诸如BST层是在氧气环境中及高温下形成的。呈现低介电常数的扩散阻挡层16C的氧化部分充当电容器中介电层的作用，因此电容器的电容减小了。另一个问题是，扩散阻挡层16C和介电层18之间的逸出功(Work function)差别小，因此，泄漏电流因肖特基势垒高度低而增加。

因此，本发明的一个目的是提供一种能够防止电容器介电层和插塞扩散阻挡层之间的接触的半导体存储装置和一种制造方法。

因此，本发明的另一个目的是提供一种半导体存储装置和一种制造方法，其能够防止电容器电容的降低及电容器底电极与插塞扩散阻挡层之间泄漏电流的增加。

根据本发明的一个方面，提供了一种半导体存储装置，其包括：半导体基片，其中栅电极形成在该半导体基片上，且其中源/漏结形成在此半导体基片中；形成在该半导体基片上的层间绝缘层；形成在该层间绝缘层中的插塞，其中，插塞包括扩散阻挡层和用于电镀的种子层；与该种子层接触的电容器底电极；形成在该底电极上的介电层；以及形成在该介电层上的上电极。