[发明专利]具有增大栅耦合电容的集成电路

说明书

相关专利申请的交互参考

本发明申请享有先前在1999年8月30日所提出，美国临时专利申请号为60/151,458，标题为35，美国专利码ξ119(e)的专利申请优先权。本发明申请涉及下列转给共同受让人的发明申请：在1999年8月30日提出申请，专利申请号为09/387,710号的“具有改进栅耦合电容的集成电路”；在1999年8月30日提出申请，专利申请号为09/385,534号的“具有对硅化物裂纹(Silicide Crack)阻抗的集成电路”。

技术领域

本发明总的来说涉及具有增大栅耦合电容的集成电路。本发明进一步涉及具有一个导电层的集成电路，该导电层为用于栅耦合电容而进行了优化。

背景技术

本发明特别适用于非易失性存储器集成电路的制造(例如闪速、EPROM、EEPROM等等)，但是在其他集成电路亦可发现其应用。非易失性存储器集成电路可应用在各式各样的商用和军用电子装置上，包括手持式电话、无线电话和数字相机。这些电子装置的市场持续要求更低电压、更低功率消耗和减少的芯片尺寸。同时，对更强功能的需求将致使其降低设计规则，从目前的0.35-0.25微米技术至0.18微米、0.15微米技术甚至更低。

在图1和图2中所显示的是闪速内存IC的传统闪速存储单元。图1显示在基底11上的一个单闪速存储单元10沿位线方向的截面图。存储单元10包含有第一晶体管12和第二晶体管14。晶体管12和14分别包含有隧道氧化层(tunnel oxide layer)16，第一多晶硅层18、20，层间电介质层(interpoly dielectric layer)22、24，第二多晶硅层26、28，硅化层30、32和侧壁衬垫34、36。

参考图2～7，在此显示传统闪速内存存储单元的制造过程。在图2～7中所显示的是基底11沿字线方向的截面图。基底11包含有在如金属氧化半导体场效应晶体管(MOSFET)、存储单元、或其他装置等装置(未显示)间的浅沟道绝缘结构(Shallow trench isolation，STI)40。STI 40包含有氧化物填充材料42。隧道氧化层16位于基底11上。在第一多晶硅层20中，使第一和第二多晶硅的侧侧面46、48形成图形(patterned)。在上述多晶硅侧侧面46、48及STI 40上设有层间电介质层24。在层间电介质层24上设有第二多晶硅28和硅化层32。

现参考图3，首先通过在基底11上提供衬垫氧化层50并于其后生长或沉积氮化层52，来形成STI 40。以STI掩模和蚀刻步骤形成STI凹槽54。现参考图4，在为线型凹槽54提供STI衬垫氧化物56后在沟道内填充PECVD氧化填充材料58(等离子体增强化学气相淀积)。如图5所示，对PECVD氧化填充材料58执行平面化步骤和沟道CMP(化学机械抛光)步骤，以便去除在氮化层52和沿着氮化层52的部分侧边60、62上的氧化物。

现参考图6，以氮化物剥离步骤来去除氮化层52。利用牺牲性氧化来去除衬垫氧化层50。其后，在基底11上生长隧道氧化层64。现参考图7，提供第一多晶硅层20。使得层20形成图形(即加掩模及蚀刻)，以形成侧侧面46、48。再次参考图2，在侧侧面46、48上生长层间电介质层24(例如氧化氮化氧化物)。然后沉积第二多晶硅层28，随后沉积硅化层32。

在操作中，数据元是储存在多晶硅层18、20(图1)，也称为浮置栅。经由第二多晶硅层26、28来进行对数据元的存取，该第二多晶硅层也称为控制栅极或字线。虽然数据元的电压通常大约为3.3伏特，但必须提供给控制栅极以便存取数据元的电压则大约为9伏特。因此，有一个电荷泵(未显示)位于闪速内存IC上，将晶片的电压从3.3伏特提升至9伏特的目标电压。

电荷泵体积大，占据了闪速内存存储单元上相当大的空间，并进一步危及到IC的可靠性。随着设计规则持续降低，电荷泵的尺寸变成晶片设计上的障碍。然而，可通过降低目标电压来降低电荷泵的尺寸。该目标电压可通过降低存储单元的栅耦合比率(α)而降低。栅耦合比率(α)定义为：

α＝C_ono/(C_ono+C_tox)

在此C_ono为第一多晶硅层18、20和第二多晶硅层26、28之间的电容而C_tox为基底11和第二多晶硅层26、28之间的电容。