[发明专利]集成存储器无效
| 申请号： | 00133359.3 | 申请日： | 2000-10-28 |
| 公开（公告）号： | CN1299136A | 公开（公告）日： | 2001-06-13 |
| 发明（设计）人： | H·赫尼格施米德 | 申请（专利权）人： | 因芬尼昂技术股份公司 |
| 主分类号： | G11C5/02 | 分类号： | G11C5/02;G11C11/40;H01L27/10 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 张志醒 |
| 地址： | 联邦德*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 集成 存储器 | ||
1．一种集成存储器，
-具有存储单元(MC)，其设置在存储单元阵列(MA)内、字线(WLi)与位线(BL)的交叉点并各有选择元件(T)，用于选择存储单元；
-其字线(WLi)与所述选择选择元件(T)的控制端相连；
-具有一个行解码器(RDEC)，它通过其产生的解码信号根据行地址(RADR)激励字线(WLi)；
-在所述行解码器(RDEC)的输出端设置第一放大器单元(DRVi)，它将解码信号传输到所述字线(WLi)上，该放大器单元在存储单元阵列(MA)的边缘与相应的字线的一端相连，
其特征在于，
各字线(WLi)上至少设置一个第二放大器单元(H)，用于放大从所述第一放大器单元传输到所述字线上的解码信号，
该放大器单元位于存储单元阵列(MA)内并与相应的字线连接；
-所述各字线(WLi)由设置在存储器不同布线平面上的各第一电导结构(WLSiO)和第二电导结构(WLSi1、WLSi2、WLSi3)构成；
-所述各第一电导结构基本上是一体结构；
-所述各第二电导结构(WLSi1、WLSi2、WLSi3)是由多个分段构成的，其相互之间是断开的，各段与相应的第一电导结构(WLSi0)相连；
-并且所述第二放大器单元(H)设置在所述第二电导结构上各段(WLSi1、WLSi2、WLSi3)之间的中断处并与第一电导结构(WLSi0)相连，用于放大传输到所述第一电导结构上的解码信号。
2．如权利要求1所述的集成存储器，其特征在于，
所述第一电导结构(WLSi0)由金属制成，所述第二电导结构(WLSi1、WLSi2、WLSi3)由多晶硅制成。
3．如权利要求1所述的集成存储器，其特征在于，
所述第二放大器单元(H)设置在相应的字线(WLi)上远离所述第一放大器单元(DRVi)的端部。
4．如上述权利要求中任一项所述的集成存储器，其特征在于，所述第二放大器单元(H)是保持电路。
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