[发明专利]半导体器件及其制造方法

说明书

本发明涉及一种半导体器件例如DRAM(动态随机存取存储器)以及其制造方法。更具体地说本发明涉及一个半导体器件以及其制造方法，在其中防止出现由于在依靠切克劳斯基(Cz)方法获得的硅基片表面存在的凹陷缺点造成的元件隔离耐电压的降低。

图1是一个传统的动态随机存取存储器的结构的平面图，图2是沿着图1的B-B线观看的一个截面视图，图3是沿着图1的C-C线观看的一个截面的视图。这些图显示了一个高集成的动态随机存取存储器储存单元的一个状态，在其中为字线的栅电极已经被形成。一个P型硅基片1有一个具有(100)取向和5欧姆/厘米量级的电阻系数。此外，基片1是具有沿着<110>方向的定向平面的硅晶片。依靠LOCOS(局部氧化硅)方法在P型硅基片的主表面上形成硅氧化物薄膜构成的一元件隔离绝缘薄膜2，并且由该元件隔离绝缘薄膜2定义一个T形状的器件区3。此外，器件区3的侧边方向是水平或者垂直于该取向平面并且与硅基片1的主表面的<110>结晶取向一致。作为有源区的器件区3每个是一个T形状并且被安排成有系统地横过P型硅基片的主表面。

每个作为储存单元的字线作用的多个栅电极5被彼此平行地形成在基片1的表面上，一薄的栅氧化物薄膜4介于二者间。此外，利用栅电极5和其上的作为栅图案掩膜的抗蚀层11通过离子注入N型杂质，在基片表面上器件区3中形成一N型扩散层7。

然后，将给出动态随机存取存储器的制造方法的描述，尤其是依靠LOCOS方法形成元件隔离绝缘薄膜的步骤。图4A到4H是截面的视图，是以连续的步骤显示在传统的动态随机存取存储器制造方法中用于形成LOCOS氧化物薄膜的一种方法。如图4B所示，在图4A所示的硅基片1的表面上形成10nm(纳米)厚度的一热氧化物薄膜12，并且如图4C所示，一硅氮化物薄膜13被淀积在该热氧化物薄膜12上并具有120nm的厚度。

其后如图4D所示，依靠平板印刷术技术对硅氮化物薄膜13制图以致产生一个场图案。

然后，如图4E所示，该基片的表面被热氧化，例如，在980℃下热氧化，以便形成一个场氧化物薄膜2到例如400纳米的厚度。

如图4F所示，在热氧化之后，除去硅氮化物薄膜13并且更进一步除去硅氮化物薄膜13之下的硅氧化物薄膜12。

其后，如图4G所示，硼离子6被注入整个晶片表面以在1×10¹²/平方厘米和1000keV(千电子伏特)加速能量的情况之下形成一个沟道阻挡层14。

在离子注入之后，如图4H所示，利用场氧化物薄膜2作为掩膜完成N型杂质16的离子注入以在器件区中形成N型杂质的一个扩散层7。

包括依靠LOCOS方法形成场氧化物薄膜、栅电极(字线)的形成和扩散层的形成的一系列步骤被重复并且最后完成一个动态随机存取存储器。

半导体器件已经逐渐地被小型化和高集成以致增加从一个晶片获得的芯片的制造生产量。在动态随机存取存储器的情况中，在最小的线宽、用于隔离的最小的元件隔离宽度(依靠LOCOS方法形成的为了将器件彼此隔离的场氧化物薄膜的宽度)和栅长度都为0.5微米的设计规则之下，16兆位动态随机存取存储器已经被制造出来。然而，当在与16兆位DRAM的尺寸一样的尺寸之下制造64兆位DRAM时，每一芯片面积变成四倍所以从一个晶片获得的芯片的数量将减少到四分之一。由于这个原因，64兆位DRAM采用都在0.35微米的最小的线宽、最小的元件隔离宽度和栅长度的设计规则，以致将一个芯片面积限制到16兆位DRAM芯片面积的1.5倍，并且利用很大的余量防止生产量减少。

以这样的一种方式，当在平面中尺寸是较小时，在高度方向也同样出现减少尺寸的必要性。因此，对于16兆位DRAM场氧化物薄膜的厚度是400nm，但是对于64兆位DRAM该厚度被减少到300nm，而且栅氧化物薄膜的厚度也被从15nm减少到11nm。

然而，在这样高集成的半导体器件中，对于传统的16兆位DRAM不是问题的元件隔离耐电压和栅耐电压被恶化，因为缺陷芯片数量增加以致出现问题。

本发明的目的是提供一种半导体器件以及它的制造方法，在其中可以防止元件隔离耐电压降低和生产量减少，可以改进高集成半导体器件。

根据本发明的半导体器件是如此构成的，即，使基片的表面在等于或比1050℃更高的一个温度下受到氧化处理，以形成具有厚度等于或者比1500nm更厚的一氧化物薄膜，其后除去该氧化物薄膜，从而将在基片的表面存在的凹陷的密度减少到等于或小于氧化处置前凹陷的密度一个值。