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[发明专利]具有降低的时钟抖动的锁相环-CN03803069.1无效
发明人： B·诺塔;R·C·H·范德比克;C·S·沃彻尔 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2003-01-20 - 公布日： 2005-06-08 - 主分类号： H03L7/197 文献下载
摘要：本发明涉及锁相环(PLL)电路以及用于控制这种PLL电路的方法，其中以预定比率对输入参考信号和从输出振荡信号得到的反馈信号的频率进行分频，由此降低PLL电路的相位检测装置(1)处的频率。响应于对所述PLL电路的锁相状态的检测从而禁止所述分频步骤。因此，在达到锁相之后，从环路中去除为了降低比较频率而添加的额外参考分频器(6)，由此使得能够增加环路带宽并降低环路内的分频比。
具有降低时钟抖动锁相环

[发明专利]一种基于Lange耦合器反馈结构的注入锁定分频器-CN201510902834.6在审
发明人：王磊;陈庆;杨漫菲;方堃;孙博文 -专利权人：电子科技大学
申请日： 2015-12-08 - 公布日： 2016-04-20 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种适用于CMOS和BiCMOS工艺的毫米波频率高端的注入锁定分频器。该注入锁定分频器，利用lange耦合器的宽带工作特性及其直通端口和耦合端口的高隔离度来分离140GHz信号和低频信号以得到更高的输出功率电平；而且用延迟线来补偿相位和共射-共基晶体管结构来同时提供高的环路增益和增大输入信号和反馈信号的隔离度所以利用lange耦合器、相位补偿模块、共射-共基晶体管电路组成的反馈环路使得分频器具有较高的工作频率、宽的频率锁定范围、高的分频比和低的功耗。因此，该发明在毫米波，尤其是毫米波频率高端的分频器电路中具有极大的应用价值。除此之外，所发明的频分电路还能运用于太赫兹频段的电路系统中，但需要更高的分频比。
一种基于 lange 耦合器反馈结构注入锁定分频器

[发明专利]锁相环电路及通信芯片-CN202110578359.7在审
发明人：赵景仪;吴建东;赵鹏;宋阳 -专利权人：深圳市国微电子有限公司
申请日： 2021-05-26 - 公布日： 2021-08-27 - 主分类号： H03L1/00 文献下载
摘要：一种锁相环电路及通信芯片，属于集成电路领域，调制电路根据调制电压和分频控制信号输出第一反馈电流和第二反馈电流；鉴频鉴相器检测输入时钟信号和第一时钟信号之间的相位差，并生成第一控制信号；电荷泵根据第一控制信号和第二反馈电流进行充放电，以输出第一控制电压；主环路滤波器根据第一反馈电流调节主环路滤波器中的可调电阻，以对第一控制电压进行调制并生成调制电压；压控振荡器输出频率与调制电压成正比的输出时钟信号；反馈分频器根据分频控制信号对输出时钟信号进行预设分频比的分频以输出第一时钟信号；预设分频比除以所述第二反馈电流的商的平方根为第一系数，可调电阻的阻值与第一系数的比值为常数；提高了锁相环的环路稳定性。
锁相环电路通信芯片

[发明专利]一种同步五分频电路和五分频信号生成方法-CN202310540498.X在审
发明人：刘盾;王运峰;颜世朋;何俊伟;单志清 -专利权人：上海奎芯集成电路设计有限公司
申请日： 2023-05-12 - 公布日： 2023-08-08 - 主分类号： H03K23/40 文献下载
摘要：本发明提供一种同步五分频电路和五分频信号生成方法，通过D1＝(Q1！)(Q3！)，D2＝((Q1！)(Q2))||((Q1)(Q2！))，D3＝Q1Q2三个表达式的运算，再结合3个D触发器，实现了Q3Q2Q1组合状态的5位循环状态转换，然后利用1个D触发器对Q2信号进行位移，并结合Q2的反向信号进行逻辑运算实现了50％占空比的五分频器，能在仅使用4个上升沿触发的D触发器的情况下实现同步5分频电路，比其他相同分频比的电路能节约1‑2个触发器，且所需的触发器结构比较简单，在集成电路中能够有效的节约面积和成本，此外该电路还能保持分频信号的占空比为
一种同步分频电路信号生成方法

[发明专利]一种锁相环杂散优化方法-CN202211290081.4在审
发明人：王令;周帅;刘青松;张伟杰;刘亮 -专利权人：中电科思仪科技股份有限公司
申请日： 2022-10-21 - 公布日： 2023-03-28 - 主分类号： H03L7/18 文献下载
摘要：本发明提出了一种锁相环杂散优化方法，包括以下步骤：S1、设DDS芯片的输入频率为fi，根据所需输出频率范围，确定当前输入频率fi的整数分频比范围和每个整数分频比对应的分频频率；S2、计算相邻的分频频率的差值，将该差值与阈值a进行比较分析，记录DDS可采用输入频率fi的输出频率范围；S3、当输入频率为f11i‑a’)～(F1i+a’)，故该频率范围采用其他输入频率进行输出，最终得到能够覆盖所需输出频率范围的所有输入频率以及相应的分频比本发明能够大大减小整数分频杂散问题，简单有效。
一种锁相环杂散优化方法

[实用新型]一种锁相环型频率合成器及可编程射频程控分频器-CN201120394004.4有效
发明人：袁博鲁;杨若飞;张真荣 -专利权人：重庆西南集成电路设计有限责任公司;中国电子科技集团公司第二十四研究所
申请日： 2011-10-17 - 公布日： 2012-05-30 - 主分类号： H03L7/18 文献下载
摘要：本实用新型提供一种锁相环型频率合成器及可编程射频程控分频器，包括参考振荡器、R分频器、鉴相器、电荷泵、环路滤波器、压控振荡器和数字接口电路，其特点是：可编程射频程控分频器的射频输入端接收压控振荡器输出的射频信号，模数控制端接收数字接口电路输出的编码信号，并由数字接口电路输出的编码信号确定可编程射频程控分频器的分频比，可编程射频程控分频器将收到的射频信号进行分频处理，输出到鉴相器；其中：所述可编程射频程控分频器包括n个2/3分频单元，n为大于或等于2的自然数，所有2/3分频单元采用异步串行连接；本实用新型系统结构简单，成本低、体积小、功耗低、性能优，使用灵活、方便，具有良好的应用前景。
一种锁相环型频率合成器可编程射频程控分频器

[发明专利]具有正弦波发生器的小数分频合成器-CN03102743.1有效
发明人： J·P·帕塔纳 -专利权人：诺基亚有限公司
申请日： 2003-01-17 - 公布日： 2003-07-30 - 主分类号： H03L7/06 文献下载
摘要：一个小数分频频率合成器被公开，其中，锁相环的反馈路径中的多模分频器被一个delta－sigma调制器控制来获得期望的分频比。
具有正弦波发生器小数分频合成器

[实用新型]一种K波段步进调频连续波信号生成装置-CN201721796421.5有效
发明人：赵川;云峰;李舒悦;许振丰 -专利权人：北京华航无线电测量研究所
申请日： 2017-12-20 - 公布日： 2018-09-07 - 主分类号： G01S13/32 文献下载
摘要：本实用新型涉及一种K波段步进调频连续波信号生成装置，包括K波段压控振荡器、小数N分频鉴相器、环路滤波器和温补晶振；所述小数N分频鉴相器按固定步进量定时更新分频比N的数值，输出与分频比N的数值对应的调谐电压经环路滤波器滤波后
调频连续波步进信号生成装置本实用新型分频鉴相器环路滤波器压控振荡器小数分频比输出频率稳定度数模转换器调谐电压定时更新开环结构雷达整机输出信号温补晶振步进量滤波噪声驱动

[发明专利]无线通信装置中具有杂波减少的振荡器信号产生-CN200880106790.4有效
发明人：金宏善;金进旭;张刚;杰里米·达恩·邓沃斯;蒂莫西·保罗·帕尔斯 -专利权人：高通股份有限公司
申请日： 2008-09-11 - 公布日： 2010-08-11 - 主分类号： H03L7/107 文献下载
摘要：所述不同PLL设定可针对不同PLL环路带宽、不同电荷泵电流的量、与高分频比及低分频比的不同集合相关联的不同频率方程、与不同预分频比及/或不同整数分频比相关联的不同频率划分方案、用于超外差接收器或发射器的高侧注入或低侧注入及
无线通信装置具有减少振荡器信号产生

[发明专利]分频器以及分频器的控制方法-CN202310303327.5在审
发明人：吉冈透 -专利权人：蓝碧石科技株式会社
申请日： 2023-03-27 - 公布日： 2023-10-17 - 主分类号： H03L7/18 文献下载
摘要：本发明提供一种即便在高速运行中也能够进行稳定的动作的、分频器以及分频器的控制方法。分频器包括：分频电路，包含多个触发器，将所输入的第一时钟信号以与控制信号相应的分频比进行分频；以及调整电路，调整所输入的第二时钟信号的占空比而输出第一时钟信号，调整电路在触发器为正缘触发的情况下，进行调整以使第一时钟信号的占空比变大
分频器以及控制方法

[发明专利]一种压控振荡器电路和锁相环-CN201810060137.4有效
发明人：朱樟明;姜灏;刘术彬;王静宇 -专利权人：西安电子科技大学
申请日： 2018-01-22 - 公布日： 2021-09-21 - 主分类号： H03L7/099 文献下载
摘要：谐振腔模块通过采用三组耦合电感结构，增大了压控振荡器电路的调谐范围和压控振荡器电路增益的线性度，减小了相位噪声，不需要使用电容阵列，减小了寄生电容对振荡频率的影响；本发明还涉及一种锁相环，该锁相环包括压控振荡器电路和分频器部分，分频器部分为高速二分频电路和预分频器组合，既保证了分频比的准确，又降低了分频器部分所需的功耗，简化了电路结构。
一种压控振荡器电路锁相环

[发明专利]一种分频电路、分频器及分频系统-CN202310757093.1在审
发明人：余斌 -专利权人：合肥海图微电子有限公司
申请日： 2023-06-25 - 公布日： 2023-09-22 - 主分类号： H03K21/00 文献下载
摘要：本发明提供一种分频电路、分频器及分频系统，包括：反馈选择模块，用以选择分频比；延时模块，用以接收所述反馈选择模块的输出信号，所述延时模块包括至少一个延时D触发器，所述延时D触发器的输出信号连接所述反馈选择模块通过本发明公开的一种分频电路、分频器及分频系统，能够调整时钟输出信号的占空比。
一种分频电路分频器系统

[发明专利]一种用于毫米波无线通信的40MHz晶振频率综合器-CN201210384377.2无效
发明人：李志强;张海英 -专利权人：中国科学院微电子研究所
申请日： 2012-10-11 - 公布日： 2013-01-09 - 主分类号： H03L7/08 文献下载
摘要：本发明包括公开了一种用于毫米波无线通讯的40MHz晶振频率综合器，属于WPAN中的Q波段高速短距离无线通信系统，该40MHz晶振频率综合器包括40MHz晶体振荡器、除8分频器、鉴频鉴相器、电荷泵、低通滤波器、正交压控振荡器，除2分频器，除27分频器和除163/164/165/167/168/169/171/172/173多模分频器。本发明当改变多模分频器的分频比时，由于输入参考频率不变导致VCO输出不同频率的Q波段本振信号，在该多模分频器中可以实现不同频点的本振信号。
一种用于毫米波无线通信 40 mhz 频率综合

[发明专利]一种含有PFD/DAC量化噪声消除技术的小数分频频率综合器-CN201910265119.4有效
发明人：王腾佳;李国儒;李浩明;沈玉鹏;陈旭斌 -专利权人：杭州城芯科技有限公司
申请日： 2019-04-03 - 公布日： 2020-08-04 - 主分类号： H03L7/087 文献下载
摘要：本发明公开了一种含有PFD/DAC量化噪声消除技术的小数分频频率综合器，输入小数分频比到∑‑Δ调制器，∑‑Δ调制器控制实时整数分频比给到分频器，VCO初始时震荡在目标频率附近的一个频率上，经过分频器分频后输出分频时钟给到PFD，PFD对REF时钟和分频时钟进行频率和相位鉴别，输出充放电控制脉冲给到DAC，DAC根据控制脉冲输出充电或放电电流，电流经过环路滤波器后改变VCO的控制电压，从而改变输出时钟的频率和相位，其中PFD
一种含有 pfd dac 量化噪声消除技术小数分频频率综合

[发明专利]分频电路、以及具备该分频电路的PLL电路和半导体集成电路-CN201180039918.1有效
发明人：满仲健;田口滋也 -专利权人：夏普株式会社
申请日： 2011-08-24 - 公布日： 2013-04-24 - 主分类号： H03K23/64 文献下载
摘要：本发明具备：可变分频器（2），按2种分频比来对周期信号（s5）进行分频并输出第1分频信号（c1）；计数器电路（3），输出第1分频信号（c1）的循环数的计数值（c2），且在复位后重新从初始值起开始计数；比较器（4），既将每当计数值（c2）与比较基准值（a）一致时就进行高低电平反转的脉冲信号（s1）作为第2分频信号来输出，又将脉冲信号（s1）作为分频比的切换信号来提供给可变分频器（2），还在每当计数值（c2）
分频电路以及具备 pll 半导体集成电路