专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]高速缓冲存储的扩展方法-CN202110242612.1有效
  • 周鸣;朱琳琳 - 四川科道芯国智能技术股份有限公司
  • 2021-03-05 - 2021-06-04 - G06F12/0893
  • 本发明涉及一种高速缓冲存储的扩展方法,包括:在数据静态随机存储和与外部存储连接的总线之间设置第一开关;在数据静态随机存储和标签静态随机存储之间设置第二开关;在标签静态随机存储和与处理连接的总线之间设置第三开关;基于预设开关规则设置寄存配置模块,以控制第一开关、第二开关和第三开关的通断将数据静态随机存储和标签静态随机存储切换至极高速缓存模式或高速缓存模式;设置分别和数据静态随机存储以及标签静态随机存储连接的极高速缓存控制,用于在极高速缓存模式下数据静态随机存储的数据读写控制以及标签静态随机存储的信息维护。可以在不增加整个芯片静态容量的条件下,增加高速缓存的容量。
  • 高速缓冲存储器扩展方法
  • [发明专利]静态存储接口装置及其数据传输方法-CN200610109784.7有效
  • 季渊;刘铁锋;刘宇;陈庆 - 华为技术有限公司
  • 2006-08-11 - 2007-02-07 - G06F3/06
  • 本发明提供了一种静态存储接口装置及其数据传输方法,流水线架构的总线通过该静态存储接口装置与静态存储进行数据交互,该静态存储接口装置主要包括:控制逻辑模块和地址译码模块。该方法主要包括:静态存储接口装置监控流水线架构的总线的读写状态和地址状态产生相应的地址信号;根据所述地址信号所述流水线架构的总线按照设定数据传送方式与静态存储进行数据交互。利用本发明所述装置和方法,从而可以在多功能静态存储接口装置内部计算出当前静态存储的访问地址,实现流水线架构的总线以突发数据传送方式访问静态存储
  • 静态存储器接口装置及其数据传输方法
  • [发明专利]一种分层存储阵列及其工作方法-CN201410053297.8有效
  • 景蔚亮;陈邦明 - 上海新储集成电路有限公司
  • 2014-02-17 - 2017-01-11 - G11C11/413
  • 本发明公开了一种分层存储阵列及其工作方法,包括:易失性静态随机访问存储阵列层(包括多个静态随机访问存储单元);多个非易失性存储阵列层(包括非易失性存储单元组成的阵列);控制端组,其包括静态随机访问存储和非易失性存储的多个控制端;每个易失性静态随机访问存储的控制端控制着多个易失性静态随机访问存储单元,每个非易失性存储的控制端控制着多个非易失性存储单元;非易失性存储阵列层中的每一个非易失性存储单元均与易失性静态随机访问存储阵列层中的一个静态随机访问存储单元连接
  • 一种分层存储器阵列及其工作方法
  • [发明专利]存储系统及其操作方法-CN202010572559.7在审
  • 池田仁史 - 华邦电子股份有限公司
  • 2020-06-22 - 2022-01-07 - G11C11/406
  • 本发明提供一种存储系统及其操作方法。存储系统包括多个伪静态随机存取存储芯片以及存储控制。伪静态随机存取存储芯片互相耦接。当各伪静态随机存取存储芯片接收到动作命令时,判断本身是否会发生刷新冲突,并据以产生冲突信号。存储控制根据冲突信号控制伪静态随机存取存储芯片。所有伪静态随机存取存储芯片共享各自的冲突信号,以同步地进行相同的延迟。
  • 存储器系统及其操作方法
  • [发明专利]一种嵌入式计算机系统内存数据校验电路及方法-CN201310159992.8有效
  • 江竹轩;刘邹;庞欣然;朱杰 - 浙江中控技术股份有限公司
  • 2013-05-02 - 2013-08-21 - G06F11/07
  • 本发明公开了一种嵌入式计算机系统内存数据校验电路,中央处理的总线地址线分别与第一静态随机存储和第二静态随机存储连接;中央处理的总线数据线与第一静态随机存储和可编程逻辑连接,并经过可编程逻辑后与第二静态随机存储连接,通过总线数据线向第一静态随机存储和第二静态随机存储写入数据;中央处理的片选CS脚、读出使能OE脚和写入使能WE脚分别与第一静态随机存储、第二静态随机存储和可编程逻辑连接,可编程逻辑根据片选CS脚、读出使能OE脚和写入使能WE脚的输出状态,采集第一静态随机存储和第二静态随机存储的数据,并对采集的数据进行比较,输出比较结果。
  • 一种嵌入式计算机系统内存数据校验电路方法
  • [发明专利]替代双端口静态存储存储结构-CN201210289587.3在审
  • 叶国平 - 上海华虹集成电路有限责任公司
  • 2012-08-15 - 2014-02-19 - G11C11/413
  • 本发明公开了一种替代双端口静态存储存储结构,包括:多个单端口静态存储和多个选择电路;每个单端口静态存储具有独立的时钟和总线信号以及独立的空满状态标志位;所述选择电路具有两个访问端,时钟和总线信号分别输入到两个访问端,该选择电路的输出端连接到单端口静态存储;选择电路的控制信号包括数据流方向信号和单端口静态存储的空满状态标志位输出信号。选择电路在所述控制信号的控制下,用于切换单端口静态存储的时钟和总线信号,根据数据流的方向和单端口静态存储的空满状态将单端口静态存储的时钟切换到相应访问端的工作时钟上。
  • 替代端口静态存储器结构
  • [发明专利]伽马校正装置-CN200710148129.7有效
  • 王世忠 - 晨星半导体股份有限公司
  • 2007-08-28 - 2009-03-04 - G09G5/02
  • 一种伽马校正装置,包括加载控制单元、只读存储(Read Only Memory,ROM)、静态存储(Static Random Access Memory,SRAM)、检查码单元及计数单元。只读存储,用以存储多笔伽马数据及一笔检查码。静态存储,耦接只读存储,用以存储数据。加载控制单元,用以控制将只读存储中的多笔伽马数据加载至静态存储的加载动作。检查码单元,用以接收并根据检查码以判断静态存储中的多笔伽马数据是否有错误。计数单元,用以累计检查码单元检查出错误的次数。其中,当检查码单元检查出错误时,该加载控制单元重新自只读存储中将多笔伽马数据加载至静态存储中。
  • 校正装置
  • [实用新型]一种低功耗FIFO的电路结构-CN201620095725.8有效
  • 李潇 - 启芯瑞华科技(武汉)有限公司
  • 2016-01-29 - 2016-08-31 - G06F5/06
  • 本实用新型提供一种低功耗FIFO的电路结构,包括大容量的静态随机存储、用于控制在静态随机存储写入数据地址的写控制电路,和用于控制从静态随机存储读出数据地址的读控制电路,其特征在于:所述的大容量的静态随机存储由若干个小容量的静态随机存储构成;本电路结构还包括用于控制每个小容量的静态随机存储的工作模式的模式控制,模式控制的输入端分别与写控制电路和读控制电路连接,模式控制的输出端数量与小容量的静态随机存储相同,每个模式控制的输出端与一个小容量的静态随机存储连接
  • 一种功耗fifo电路结构

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