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- [发明专利]基于FPGA的LDPC译码器-CN202211065633.1在审
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孙谦
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江苏屹信航天科技有限公司
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2022-09-01
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2022-12-02
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H03M13/00
- 本发明提供一种基于FPGA的LDPC译码器,包括:接收单元、控制单元、迭代更新单元和校验单元;接收单元接收信道初始信息,将信道初始信息发送给迭代更新单元,并通知控制单元;控制单元根据接收单元的通知信息,控制迭代更新单元开启迭代更新,并根据校验单元的校验结果,决定是否进行下一次迭代;迭代更新单元将信道初始信息进行存储,并根据控制单元的控制命令启动迭代更新,在每次迭代更新时,产生判决信息,并将判决信息输出至校验单元;校验单元根据判决信息进行校验,并输出结果至控制单元;通过多次迭代更新和校验,完成对信道初始信息的交迭的部分并行译码,在实现较低运算复杂度的同时获得并行高速译码效率。
- 基于fpgaldpc译码器
- [发明专利]一种基于AES算法的加解密方法及加解密器-CN200610037539.X无效
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谭丽娟
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华为技术有限公司
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2006-09-06
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2007-02-28
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H04L9/28
- 本发明公开了一种基于AES算法的加解密方法,包括:a、根据密钥长度确定迭代次数Nr;b、初始化数据,输入的待加密数据或待解密数据进行第一次迭代前,将其与子密钥进行密钥运算操作;c、加载加密控制信号或解密控制信号;d、在加密控制信号的控制下在加解密迭代复用模块上进行加密的Nr次迭代操作,在解密控制信号的控制下在加解密迭代复用模块上进行解密的Nr次迭代操作。本发明还公开了一种基于AES算法的加解密器,其采用一个加解密迭代复用模块来完成加密迭代或解密迭代操作。采用本发明,具有简化AES算法设计的电路规模,减小电路设计的面积开销,降低功耗和成本等优点。
- 一种基于aes算法解密方法
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