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[实用新型]电流模式逻辑电路-CN201220233430.4有效
发明人：陈峰 -专利权人：常州芯奇微电子科技有限公司
申请日： 2012-05-23 - 公布日： 2013-01-02 - 主分类号： H03K19/0185 文献下载
摘要：本实用新型公开了一种电流模式逻辑电路，包括：偏置电路、逻辑电路、锁存电路和串并行转换电路，所述串并行转换电路和偏置电路电性连接，所述偏置电路与逻辑锁存电路电性连接，所述逻辑电路分别与偏置电路和锁存电路控制连接通过上述方式，本实用新型电流模式逻辑电路能够满足使用要求、结构简单、功耗低、工作稳定。
电流模式逻辑电路

[发明专利]半导体结构及其形成方法-CN201910609581.1有效
发明人：谢志峰 -专利权人：芯盟科技有限公司
申请日： 2019-07-08 - 公布日： 2021-06-18 - 主分类号： H01L27/146 文献下载
摘要：一种半导体结构及其形成方法，所述半导体结构包括：第一基底，所述第一基底包括第一像素区、第二像素区和第三逻辑区，所述第三逻辑区内具有第三逻辑电路；与所述第一基底相互固定的第二基底，所述第二基底包括第一逻辑区、第二逻辑区和第三像素区，所述第一逻辑区内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制，所述第二逻辑区内具有第二逻辑电路，所述第二逻辑电路对所述第二像素区的像素进行逻辑控制，所述第三逻辑电路对所述第三像素区的像素进行逻辑控制
半导体结构及其形成方法

[发明专利]折衷型前导0/1逻辑的电路结构-CN200610105062.4无效
发明人：车德亮;刘文平 -专利权人：中国航天时代电子公司第七七一研究所
申请日： 2006-08-29 - 公布日： 2007-04-11 - 主分类号： G06F7/57 文献下载
摘要：本发明公开了一种折衷型前导0/1电路的结构，该逻辑电路的结构由32个位比较逻辑电路和7个加速比较控制电路组合而成；其中，每4个位比较逻辑电路分成一组；组内的4个位比较逻辑电路并行排放，位比较逻辑电路之间通过位比较控制信号串行连接；每组位比较逻辑电路之间设置一个加速比较控制电路，8组位比较逻辑电路之间共有7个加速比较控制电路。该逻辑电路规则性好，有利于超大规模集成电路(VLSI)的实现。它使规格化流程的延迟比并型时(Javier并行前导0/1逻辑)多了26％，功耗省了62％，整体功耗延迟积只是并型的46.7％。因此，该折衷型的前导0/1逻辑结构，在性能满足的条件下，具有很高的功耗和面积的优化特性，可使浮点处理器的性能功耗比大大提高。
折衷前导逻辑电路结构

[发明专利]逻辑合成流程中最佳化关键路径时序的方法-CN200610073617.1有效
发明人：提姆斯D·戴维斯 -专利权人：威盛电子股份有限公司
申请日： 2006-04-13 - 公布日： 2006-09-06 - 主分类号： G06F17/50 文献下载
摘要：本发明揭示逻辑电路合成流程中最佳化关键路径时序的方法与系统。一传递延迟最佳化的第一脉冲逻辑单元耦接于一路径逻辑电路的前，另一设定时间最佳化的第二脉冲逻辑单元则耦接于该路径逻辑电路的后，其逻辑功能则与第一脉冲逻辑单元相同。关键路径时序是由第一脉冲逻辑电路单元的传递延迟、路径逻辑电路的传递延迟与第二脉冲逻辑电路单元的设定时间来决定。在此形式下，设计速度与耗电量可通过由关键路径其较佳的脉冲最佳化得到改善。
逻辑合成流程最佳关键路径时序方法

[发明专利]基于DNA复合链置换的矩阵向量乘双轨逻辑电路及其方法-CN201710731575.4有效
发明人：孙军伟;王延峰;王春秀;王英聪;王妍;黄春;张勋才;方洁 -专利权人：郑州轻工业学院
申请日： 2017-08-23 - 公布日： 2018-07-20 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种基于DNA复合链置换的矩阵向量乘双轨逻辑电路及其方法，基于复合链置换的组合机制，首次构建三行三列的矩阵和三行一列的向量乘系统，先构建三阶矩阵向量乘操作运算的数字逻辑电路，然后用双轨思想将数字逻辑电路转化成三阶矩阵向量乘运算双轨逻辑电路，通过双轨逻辑电路再转化成跷跷板逻辑电路，再由跷跷板逻辑电路转化成生化逻辑电路，最后通过Visual DSD仿真软件验证输出的结果并分析三行三列的矩阵和三行一列的向量乘系统的复杂动力学行为，仿真结果证明结果的有效性本发明对于以后构建更高阶的矩阵向量乘、矩阵与矩阵乘的逻辑运算操作提供了基本的理论基础，促进了生物计算机的发展，从而提高生物计算机逻辑电路的可靠性。
基于 dna 复合置换矩阵向量双轨逻辑电路及其方法

[发明专利]数据总线逻辑旁路机制-CN200610105942.1有效
发明人：达赖厄斯·D·嘉斯金斯 -专利权人：威盛电子股份有限公司
申请日： 2006-07-19 - 公布日： 2007-02-07 - 主分类号： G06F13/40 文献下载
摘要：微处理器装置包含输出驱动器逻辑电路以及旁路逻辑电路。输出驱动器逻辑电路被配置用来将被锁存的信号驱动出至总线。旁路逻辑电路是耦合至该被锁存的信号。旁路逻辑电路被配置用来于自我窥探操作期间提供该被锁存的信号作为窥探结果。
数据总线逻辑旁路机制

[发明专利]带刹车功能的死区可配置互补输出电路-CN202211119660.2有效
发明人：张跃玲;万海军;束克留;韩兴成 -专利权人：苏州聚元微电子股份有限公司
申请日： 2022-09-15 - 公布日： 2022-12-09 - 主分类号： H03K19/173 文献下载
摘要：本发明公开了一种带刹车功能的死区可配置互补输出电路，包括：前后死区分频计数器、前后死区计数器、前死区插入输出逻辑电路、前刹车状态信号产生逻辑电路、前刹车和前死区插入控制输出逻辑电路、后死区插入输出逻辑电路、后刹车状态信号产生逻辑电路以及后刹车和后死区插入控制输出逻辑电路。本发明的带刹车功能的死区可配置互补输出电路，通过可作为需要互补输出并且具有死区可编程、死区时间可配置、死区时钟可分频配置、前后死区都可编程配置的特性。
刹车功能死区配置互补输出电路

[发明专利]在运行时间期间支持逻辑自测试模式引入的扫描链电路-CN201610798017.5有效
发明人： B·费尔 -专利权人：意法半导体（格勒诺布尔2）公司
申请日： 2016-08-31 - 公布日： 2020-03-17 - 主分类号： G01R31/3177 文献下载
摘要：本公开涉及在运行时间期间支持逻辑自测试模式引入的扫描链电路。具体地，一种用于测试组合逻辑电路的扫描链包括连接至组合逻辑电路的触发器的第一扫描链路径以用于在组合逻辑电路的运行时间期间的功能模式操作。触发器的第二扫描链路径也连接至组合逻辑电路并且支持移位模式和捕捉模式二者。当第一扫描链路径连接至组合逻辑电路以用于功能模式操作时，第二扫描链路径在移位模式下操作。第二扫描链然后在运行时间中断时连接至组合逻辑电路，并且在捕捉模式下操作以向组合逻辑电路施加测试数据。
运行时间期间支持逻辑测试模式引入扫描电路

[实用新型]在运行时间期间支持逻辑自测试模式引入的扫描链电路-CN201621031490.2有效
发明人： B·费尔 -专利权人：意法半导体（格勒诺布尔2）公司
申请日： 2016-08-31 - 公布日： 2017-04-26 - 主分类号： G01R31/3177 文献下载
摘要：本公开涉及在运行时间期间支持逻辑自测试模式引入的扫描链电路。具体地，一种用于测试组合逻辑电路的扫描链包括连接至组合逻辑电路的触发器的第一扫描链路径以用于在组合逻辑电路的运行时间期间的功能模式操作。触发器的第二扫描链路径也连接至组合逻辑电路并且支持移位模式和捕捉模式二者。当第一扫描链路径连接至组合逻辑电路以用于功能模式操作时，第二扫描链路径在移位模式下操作。第二扫描链然后在运行时间中断时连接至组合逻辑电路，并且在捕捉模式下操作以向组合逻辑电路施加测试数据。
运行时间期间支持逻辑测试模式引入扫描电路

[实用新型]一种驱动器专用编码器卡的控制电路-CN201921699320.5有效
发明人：张岭;刑中举 -专利权人：无锡森川电子科技有限公司
申请日： 2019-10-12 - 公布日： 2020-08-07 - 主分类号： G05B19/042 文献下载
摘要：本实用新型公开了一种驱动器专用编码器卡的控制电路，所述控制电路包括第五逻辑电路芯片U5、第七逻辑电路芯片U7、第八逻辑电路芯片U8、第九逻辑电路芯片U9，其中所述第五逻辑电路芯片U5的第一引脚与第二控制光耦电路电性连接，所述第五逻辑电路芯片U5的第二引脚分别与所述第七逻辑电路芯片U7的第一引脚、所述第八逻辑电路芯片U8的第二引脚电性连接，所述第五逻辑电路芯片U5的第三引脚与第三控制光耦电路电性连接；本实用新型为定制编码器卡的控制电路
一种驱动器专用编码器控制电路

[发明专利]具有键合和共享逻辑电路的存储器阵列-CN202010219899.1在审
发明人： R·法斯托;K·哈斯纳特;P·马吉;O·W·容格罗特;K·帕拉特 -专利权人：英特尔公司
申请日： 2020-03-25 - 公布日： 2020-12-11 - 主分类号： H01L25/065 文献下载
摘要：集成电路存储器包括键合到存储器阵列的逻辑电路。例如，逻辑电路与存储器阵列分开地形成，且之后逻辑电路和存储器阵列被键合。逻辑电路便于存储器阵列的操作，并包括互补金属氧化物半导体(CMOS)逻辑部件，诸如字线驱动器、位线驱动器、存储器阵列的感测放大器。在示例中，代替键合到单个存储器阵列，逻辑电路键合到两个存储器阵列并由两个存储器阵列共享。例如，逻辑电路在两个存储器阵列之间。由于键合过程，形成键合界面层。因此，在这样的示例中，第一键合界面层在逻辑电路和第一存储器阵列之间，以及第二键合界面层在逻辑电路和第二存储器阵列之间。
具有共享逻辑电路存储器阵列

[发明专利]使用小型间接随机预充电以防范旁通道攻击的电子元件-CN201910897935.7有效
发明人：日弗·赫诗曼 -专利权人：新唐科技股份有限公司
申请日： 2019-09-23 - 公布日： 2023-04-07 - 主分类号： H04L9/00 文献下载
摘要：本发明揭露一种使用小型间接随机预充电以防范旁通道攻击的电子元件，其包含一组合逻辑电路、至少一状态取样部件以及保护电路。组合逻辑电路具有至少一输入以及至少一输出。状态取样部件在连续的多个时钟周期取样组合逻辑电路的输出的信号。保护电路通过在每一时钟周期中一给定持续时间开始施加随机数据至组合逻辑电路的输入，并在随机数据施加之后改成施加功能性数据至组合逻辑电路的输入，藉此保护组合逻辑电路。状态取样部件仅取样功能性数据。组合逻辑电路中任何信号路径的传输延迟不少于给定持续时间。
使用小型间接随机充电防范通道攻击电子元件

[实用新型]多路SIM卡读写装置-CN201821520542.1有效
发明人：王臣京 -专利权人：中国移动通信集团甘肃有限公司;中国移动通信集团有限公司
申请日： 2018-09-17 - 公布日： 2019-06-07 - 主分类号： G06K7/00 文献下载
摘要：本实用新型涉及业务支撑技术领域，公开了一种多路SIM卡读写装置，包括：多个卡槽，每个卡槽用于放置一张SIM卡，且每个卡槽中设置有一接口电路；外围逻辑电路，外围逻辑电路与多个卡槽连接；读写器，读写器与外围逻辑电路连接，外围逻辑电路用于选通多个卡槽中的任一卡槽的接口电路，以使读写器与任一卡槽中的SIM卡进行通信；控制芯片，控制芯片与外围逻辑电路连接，用于监测外围逻辑电路中与读写器连接的引脚的状态，根据引脚的状态控制外围逻辑电路切换选通的卡槽
外围逻辑电路卡槽读写器读写装置接口电路控制芯片多路选通引脚本实用新型读写器连接卡槽连接业务支撑状态控制读写头单卡易损监测通信

[发明专利]发光电路及电子装置-CN201410131773.3有效
发明人：简东良 -专利权人：国基电子（上海）有限公司
申请日： 2014-04-02 - 公布日： 2017-11-07 - 主分类号： H05B37/02 文献下载
摘要：本发明提供一种发光电路，包括第一逻辑电路、第二逻辑电路、第三逻辑电路、辅助供电电路、开关电路及发光二极管电路。所述开关电路用于根据所述第一逻辑电路、所述第二逻辑电路及所述第三逻辑电路的逻辑运算结果来控制开关电路的导通或断开，以控制发光二极管电路是否发光。通过简单的架构来实现仅使用一个发光二极管电路来表示与多个不同频段的连接状态，从而节省发光电路容纳发光二极管电路的空间。本发明还提供一种包括所述发光电路的电子装置。
发光电路电子装置

[发明专利]安全集成电路及其方法-CN202110049066.X有效
发明人：日弗·赫诗曼 -专利权人：新唐科技股份有限公司
申请日： 2021-01-14 - 公布日： 2023-05-12 - 主分类号： G06F21/72 文献下载
摘要：本发明提供一种安全集成电路及其方法，安全集成电路包括多个功能等效的组合逻辑电路，多组状态采样组件和控制电路。每个组合逻辑电路接收一个或多个输入，并将组合逻辑运算应用于一个或多个输入，以产生一个或多个输出。每组状态采样组件包括一个或多个状态采样组件，其对组合逻辑电路之一的一个或多个输出进行采样，并将一个或多个采样输出作为输入，以提供给组合逻辑电路中的另一个。控制电路接收多组输入数据以供组合逻辑电路处理，将多组输入数据路由到组合逻辑电路，从组合逻辑电路中提取多组输出数据，并与相应的各组输入数据相关联地输出各组输出数据。
安全集成电路及其方法