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[发明专利]沟槽式快恢复二极管及其制备方法-CN201410790149.4有效
发明人：林茂;戚丽娜;张景超;钱锴;刘利峰;赵善麒;王晓宝 -专利权人：江苏宏微科技股份有限公司
申请日： 2014-12-18 - 公布日： 2019-03-12 - 主分类号： H01L29/861 文献下载
摘要：本发明涉及一种沟槽式快恢复二极管，在场氧化层的有源区窗口内间隔设有三个以上沟槽氧化层和位于两沟槽氧化层之间的沟槽外注入区，沟槽氧化层内凹的空腔内填有沟槽多晶硅，各沟槽氧化层的底部与沟槽P⁺型杂质层相连，沟槽外注入区具有依次相连的N型杂质电荷积累层、沟槽外P型杂质层和沟槽外P⁺杂质层，N型杂质电荷积累层不超出沟槽氧化层的底部；场氧化层有源区窗口外的终端区内具有终端P型杂质层，场氧化层的上部具有终端多晶硅场板层，金属阳极层与终端多晶硅场板层、沟槽氧化层、沟槽氧化层内的沟槽多晶硅以及沟槽外P⁺杂质层连接。
沟槽恢复二极管及其制备方法

[发明专利]双大马士革沟槽结构及制备方法-CN201910409917.X在审
发明人：赵月梅;孙武;徐若男;平延磊 -专利权人：芯恩（青岛）集成电路有限公司
申请日： 2019-05-16 - 公布日： 2020-11-17 - 主分类号： H01L21/768 文献下载
摘要：本发明提供了一种双大马士革沟槽结构及制备方法，所述双大马士革沟槽结构的制备方法，包括如下步骤：提供一衬底；在所述衬底上依次形成通孔介电层、沟槽刻蚀停止层及沟槽介电层；在所述沟槽介电层上形成沟槽掩膜层，并对所述沟槽掩膜层进行图形化；以所述沟槽掩膜层作为刻蚀掩膜，通过刻蚀形成贯通所述沟槽介电层的沟槽，刻蚀停止于所述沟槽刻蚀停止层上。本发明通过引入所述沟槽刻蚀停止层，使双大马士革沟槽结构中的沟槽刻蚀停止于所述沟槽刻蚀停止层上，从而确保了沟槽深度及金属连线导通电阻的均匀性，提升了产品良率。
大马士革沟槽结构制备方法

[发明专利]一种生产沟槽型VDMOS的方法及沟槽型VDMOS-CN201410328153.9在审
发明人：马万里 -专利权人：北大方正集团有限公司;深圳方正微电子有限公司
申请日： 2014-07-10 - 公布日： 2016-01-27 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种生产沟槽型VDMOS的方法及沟槽型VDMOS。所述方法，包括：在衬底上的外延层表面制作沟槽；在形成有沟槽的外延层表面上生长氧化层；在氧化层的表面生长氮化硅层；刻蚀去除沟槽外部氧化层之上的氮化硅层，以及刻蚀去除沟槽外部全部氧化层以及沟槽侧壁上的氧化层；在沟槽外围边缘、沟槽侧壁生长出直达沟槽底部氧化层的栅氧化层，且沟槽内的栅氧化层和氮化硅层之间存在缝隙；在所述缝隙以及沟槽外部的栅氧化层上生长多晶硅层，多晶硅层完全填满所述缝隙，并刻蚀去除沟槽外部的多晶硅层；形成P-体区；形成N+源区；在沟槽上方生长介质层以及形成接触孔；形成金属层。此种方法制作的沟槽型VDMOS，避免了栅漏电容，减小了对VDMOS动态特性的影响。
一种生产沟槽 vdmos 方法

[发明专利]功率器件保护芯片及其制备方法-CN201811151166.8在审
发明人：不公告发明人 -专利权人：深圳市南硕明泰科技有限公司
申请日： 2018-09-29 - 公布日： 2019-02-01 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种功率器件保护芯片，其包括衬底，形成在衬底上的外延层，间隔形成在外延层内的整流区，整流区包括自外延层的上表面向外延层内形成的第一沟槽、自第一沟槽的底部向外延层内形成的第二沟槽及自第二沟槽的底部向外延层内形成的第三沟槽，第一沟槽、第二沟槽及第三沟槽连通且宽度依次减小，第一沟槽、第二沟槽及第三沟槽的侧壁均形成有阻挡层，第一沟槽、第二沟槽及第三沟槽内均填充有金属层，第一沟槽、第二沟槽及第三沟槽内的金属层与外延层之间的肖特基势垒高度依次减小，位于两个整流区之间自外延层的上表面延伸至衬底的隔离区。
外延层功率器件保护整流区衬底芯片制备依次减小金属层上表面肖特基势垒隔离区阻挡层侧壁连通填充延伸

[发明专利]浅沟槽隔离结构的形成方法-CN200910195864.2有效
发明人：袁宏韬;李敏 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-09-17 - 公布日： 2011-04-20 - 主分类号： H01L21/762 文献下载
摘要：本发明公开了一种浅沟槽隔离结构的形成方法：在半导体衬底上依次形成垫氧化层和刻蚀终止层；依次刻蚀刻蚀终止层、垫氧化层以及半导体衬底，形成浅沟槽；在浅沟槽内表面形成衬氧化层；在浅沟槽内的衬氧化层及刻蚀终止层表面形成前层沟槽氧化物；在所述前层沟槽氧化物表面沉积第一顶层沟槽氧化物；在所述第一顶层沟槽氧化物表面进行过渡沉积沟槽氧化物，所述过渡沉积沟槽氧化物时的沉积速率大于第一顶层沟槽氧化物的沉积速率，并且小于第二顶层沟槽氧化物的沉积速率；在所述过渡沉积的沟槽氧化物表面沉积第二顶层沟槽氧化物；平坦化所填充的沟槽氧化物至显露出刻蚀终止层，并去除刻蚀终止层和垫氧化层。
沟槽隔离结构形成方法

[发明专利]一种用于充电管理的T型柱芯片的制备方法-CN202111313491.1有效
发明人：顾岚雁;林河北;胡慧雄 -专利权人：深圳市金誉半导体股份有限公司
申请日： 2021-11-08 - 公布日： 2023-03-10 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了用于充电管理的T型柱芯片的制备方法，包括在第一外延层上形成第一沟槽，对第一沟槽光刻形成位于第一沟槽两侧的第二沟槽，沿第一刻蚀窗口光刻去除部分第二外延层形成第三沟槽，向第三沟槽内填充多晶硅形成第一多晶硅层，沿第二刻蚀窗口光刻去除所述第二外延层形成第四沟槽，对所述第四沟槽进行光刻，去除第二沟槽内的第二外延层和部分第一多晶硅层形成与第四沟槽垂直的第五沟槽和位于第五沟槽上的第二多晶硅层，去除第二多晶硅层露出所述第一沟槽，向第一沟槽内填充第三外延层，去除第一沟槽内的第三外延层，保留第二沟槽内的第二外延层、第三外延层，向第一沟槽内填充第四外延层，调整PN柱电荷平衡，提升了器件的工作性能。
一种用于充电管理芯片制备方法

[实用新型]一种厚底氧化层的沟槽式肖特基芯片-CN201620603546.0有效
发明人：关仕汉 -专利权人：淄博汉林半导体有限公司
申请日： 2016-06-20 - 公布日： 2016-12-14 - 主分类号： H01L29/872 文献下载
摘要：一种厚底氧化层的沟槽式肖特基芯片，属于半导体器件制造领域。其特征在于：在外延层（5）的表面设置有多个沟槽，沟槽的内表面形成氧化层，在沟槽内填充有多晶硅（1），多晶硅（1）的表面刻蚀到与沟槽上边等高的位置，在多晶硅（1）以及外延层（5）的上部形成肖特基界面（3）；所述的沟槽内表面的氧化层包括位于沟槽侧壁上部的沟槽侧部氧化层（4）和位于沟槽侧部下部以及沟槽底部的沟槽底部氧化层（2），其中沟槽底部氧化层（2）的厚度不等于沟槽侧部氧化层（4）的厚度。通过本厚底氧化层的沟槽式肖特基芯片，同时兼顾了芯片的耐压能力以及正向压降，同时不会导致芯片整体体积增加。
一种氧化沟槽式肖特基芯片

[发明专利]一种掩膜结构及掩膜结构的制作方法-CN201610394660.1在审
发明人：贺冠中 -专利权人：北大方正集团有限公司;深圳方正微电子有限公司
申请日： 2016-06-06 - 公布日： 2017-12-12 - 主分类号： H01L21/027 文献下载
摘要：本发明提供一种掩膜结构及掩膜结构的制作方法，包括位于衬底上的氧化层和位于所述氧化层上的绝缘层，在所述氧化层上设有氧化层沟槽，在所述绝缘层上设有与氧化层沟槽贯穿的绝缘层沟槽，氧化层沟槽的宽度大于绝缘层沟槽的宽度一种的掩膜结构的制作方法，包括在衬底上依次形成氧化层和绝缘层；在所述氧化层和所述绝缘层上刻蚀出贯穿且等宽的沟槽；继续刻蚀氧化层，以形成沟槽宽度大于绝缘层沟槽宽度的氧化层沟槽。利用本发明的掩膜结构可刻蚀出上下同宽的衬沟槽，降低漏电，提高良率，所述方法便于形成上窄下宽的两个沟槽。
一种膜结构制作方法

[发明专利]浅沟槽隔离结构及其制作方法-CN201711189260.8在审
发明人：不公告发明人 -专利权人：睿力集成电路有限公司
申请日： 2017-11-24 - 公布日： 2018-04-03 - 主分类号： H01L21/762 文献下载
摘要：本发明提供一种浅沟槽隔离结构及其制作方法，包括硅衬底、第一沟槽、第二沟槽、热氧化层、内衬层、填充层以及介质层，第一沟槽用以隔离PMOS晶体管，第二沟槽用以隔离NMOS晶体管，热氧化层形成于第一沟槽及第二沟槽的侧壁及底部，内衬层形成于第一沟槽的热氧化层的表面，且第一沟槽底部的内衬层被去除，以显露第一沟槽底部的热氧化层，填充层填充于第二沟槽内，介质层填充于第一沟槽中。本发明将浅沟槽隔离结构底部的内衬层去除，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，避免晶体管衬底中的空穴聚集而导致的漏电。
沟槽隔离结构及其制作方法

[实用新型]浅沟槽隔离结构-CN201721589741.3有效
发明人：不公告发明人 -专利权人：睿力集成电路有限公司
申请日： 2017-11-24 - 公布日： 2018-08-28 - 主分类号： H01L21/762 文献下载
摘要：本实用新型提供一种浅沟槽隔离结构，包括：硅衬底、第一沟槽、第二沟槽、热氧化层、内衬层、填充层以及介质层，第一沟槽用以隔离PMOS晶体管，第二沟槽用以隔离NMOS晶体管，热氧化层形成于第一沟槽及第二沟槽的侧壁及底部，内衬层形成于第一沟槽的热氧化层的表面，且第一沟槽底部的内衬层被去除，以显露第一沟槽底部的热氧化层，填充层填充于第二沟槽内，介质层填充于第一沟槽中。本实用新型将浅沟槽隔离结构底部的内衬层去除，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，避免晶体管衬底中的空穴聚集而导致的漏电。
浅沟槽隔离结构热氧化层内衬层本实用新型介质层填充层减小去除填充隔离载流子聚集漏电空穴聚集维持电流硅衬底晶体管漏电流侧壁衬底老化显露

[发明专利]一种互连结构的形成方法及互连结构-CN201911144748.8有效
发明人：纪登峰;金懿;邵群 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-11-21 - 公布日： 2022-04-29 - 主分类号： H01L21/768 文献下载
摘要：一种互连结构及其形成方法，方法包括：在介质层的第一区域内形成第一沟槽，在介质层的第二区域内形成第二沟槽，第一沟槽的宽度小于第二沟槽的宽度；在第一沟槽的侧壁和所述第二沟槽的侧壁形成阻挡层，阻挡层的顶面低于介质层的顶面；之后对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理，使第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面；之后在第一沟槽和第二沟槽内、及介质层和阻挡层的顶部形成沟槽填充材料层；对沟槽填充材料层和介质层进行研磨至暴露出阻挡层顶面，以在第一沟槽中形成第一导电填充层，在第二沟槽中形成第二导电填充层。所述方法降低了第一导电填充层顶面和第二导电填充层顶面之间的高度差。
一种互连结构形成方法

[发明专利]功率器件保护芯片及其制备方法-CN201811149742.5有效
发明人：不公告发明人 -专利权人：深圳市物芯智能科技有限公司
申请日： 2018-09-29 - 公布日： 2021-06-18 - 主分类号： H01L27/02 文献下载
摘要：本发明提供功率器件保护芯片，其包括衬底；形成在衬底上的外延层；间隔形成在外延层内的整流区，整流区包括自外延层的上表面向外延层内形成的第一沟槽、自第一沟槽的底部向外延层内形成的第二沟槽及自第二沟槽的底部向外延层内形成的第三沟槽，第一沟槽、第二沟槽及第三沟槽连通且宽度依次减小，第一沟槽、第二沟槽及第三沟槽内均填充第一金属层，第一沟槽、第二沟槽及第三沟槽内的第一金属层与外延层之间的肖特基势垒高度依次减小；位于两个整流区之间自外延层的上表面延伸至衬底的隔离区，隔离区包括第四沟槽及填满第四沟槽与衬底欧姆接触的第二金属层。
功率器件保护芯片及其制备方法

[实用新型]沟槽回填结构-CN202123236035.X有效
发明人：宁运芳;陈学水;牛双建;雷小虎;肖曦彬;徐奇 -专利权人：深圳市市政工程总公司
申请日： 2021-12-21 - 公布日： 2022-06-17 - 主分类号： E02D17/12 文献下载
摘要：本实用新型涉及沟槽的技术领域，公开了沟槽回填结构，包括呈上大下小且顶部开口布置的沟槽，沟槽内设有管道，沟槽的底部设有基础层，管道抵接在基础层上；沿着沟槽自下而上的方向，沟槽包括压实层、中间层以及顶部层，压实层布置在管道的两侧，顶部层的顶部与地面平齐布置，中间层被夹持在压实层与顶部层之间；本实用新型提供的沟槽回填结构，通过在沟槽中分层形成基础层、压实层、中间层以及顶部层，便于沟槽的回填施工，且根据沟槽不同深度的要求，各个分层的性质不同，以满足不同的需求，整个沟槽的回填效果较佳。
沟槽回填结构

[发明专利]一种屏蔽栅沟槽MOSFET结构及其制备方法-CN202210789630.6有效
发明人：高学;罗杰馨;柴展;王贺 -专利权人：上海功成半导体科技有限公司
申请日： 2022-07-05 - 公布日： 2023-06-13 - 主分类号： H01L21/8234 文献下载
摘要：本发明提供一种屏蔽栅沟槽MOSFET结构及其制备方法，该屏蔽栅沟槽MOSFET结构包括半导体层、第二沟槽、介电材料层、屏蔽栅层、第三沟槽、第四沟槽、栅介质层、栅导电层、屏蔽栅极接触孔及栅极接触孔，其中，第三沟槽沿X方向间隔设置于半导体层中，第二、第三沟槽所在区域设置有第一、第二端部区和中间区；介电材料层及屏蔽栅层位于第二沟槽中；第三沟槽位于中间区；第四沟槽位于屏蔽栅层沿X方向的两侧且与第三沟槽连通；栅介质层及栅导电层位于第三沟槽和第四沟槽中；屏蔽栅极接触孔与栅极接触孔的底部分别延伸至屏蔽栅层及栅导电层中。本发明通过于中间区形成与第四沟槽连通的第三沟槽，扩大了栅导电层中空间以形成栅极接触孔。
一种屏蔽沟槽 mosfet 结构及其制备方法

[发明专利]碳化硅超结功率半导体及制造碳化硅超结功率半导体方法-CN202210802851.2在审
发明人：孔国艳 -专利权人：孔国艳
申请日： 2022-07-09 - 公布日： 2022-11-01 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及半导体技术领域，具体为碳化硅超结功率半导体及制造碳化硅超结功率半导体方法，其中的碳化硅超结功率半导体包括有n+型层，在n+型层上形成n‑型层,n‑型层顶部交替形成若干主沟槽，主沟槽包括上沟槽填充层与下沟槽填充层，所述的下沟槽填充层与上沟槽填充层均为P型填充物，所述的下沟槽填充层与上沟槽填充层的填充物掺杂类型相同但浓度不同，所述的下沟槽填充层外侧为下扩展层，所述的上沟槽填充层外侧为上扩展层，所述主沟槽之间形成P+型层,P+型层与上扩展层之间形成下曲面n型层，所述的下曲面n型层的下部具有与n‑型层接触的曲面。
碳化硅功率半导体制造方法

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