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[实用新型]一种层间介质层击穿的测试结构-CN201420508299.7有效
发明人：冯军宏;嵇刚 -专利权人：中芯国际集成电路制造（北京）有限公司
申请日： 2014-09-04 - 公布日： 2014-12-31 - 主分类号： H01L21/66 文献下载
摘要：本实用新型提供一种层间介质层击穿的测试结构，至少包括：形成于介质层中金属化层，所述金属化层包括第一梳状金属层和第二梳状金属层，所述第一梳状金属层和第二梳状金属层相互交叉且被介质层隔离开；形成于介质层中且与所述金属化层处于不同层的若干条平行排列的栅极，栅极的一端分别与一晶体管器件的栅极端电连；每一条栅极与第一梳状金属层、第二梳状金属层的交叉部分在垂直方向的投影均有重合点；所述金属化层还包括插入在所述第一梳状金属层和第二梳状金属层之间的蛇形金属层。本实用新型的测试结构可以同时监控金属层与金属层之间、金属层与栅极之间是否发生击穿，并且可以找到击穿发生的位置点的个数。
一种介质击穿测试结构

[发明专利]一种薄膜元件的制造方法-CN201811234230.9在审
发明人：刘振宇;林熙乾;林建宏;刘正平;柯山文 -专利权人：宸鸿光电科技股份有限公司
申请日： 2018-10-23 - 公布日： 2020-05-01 - 主分类号： H01L21/336 文献下载
摘要：一种薄膜元件的制造方法包含形成一栅极金属层于一基板，再形成一栅极绝缘层于该栅极金属层上。接着，形成至少一含硅层于该栅极绝缘层上，之后闪光灯退火该栅极金属层以及该含硅层，并形成一源极金属层以及一漏极金属层于该含硅层上。闪光灯退火结晶可一次性、大面积对于薄膜发射高能量闪光，非晶硅层受到足够光能量即发生结晶。含硅层的掺杂层与源极‑漏极金属层相接，拥有较佳的欧姆接触(ohmic contact)特性。
一种薄膜元件制造方法

[发明专利]半导体装置-CN202210237891.7在审
发明人：周智超;江国诚;朱熙甯;蓝文廷;王志豪 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-03-11 - 公布日： 2022-08-09 - 主分类号： H01L21/8234 文献下载
摘要：例示性半导体装置包括：形成在导电部件上方的介电层、形成在介电层上方的半导体堆叠物、第一金属栅极结构及第二金属栅极结构以及第一外延部件。半导体堆叠物包括向上堆叠且彼此分离的半导体层。第一金属栅极结构及第二金属栅极结构形成在半导体堆叠物的通道区域上方。第一金属栅极结构及第二金属栅极结构围绕半导体堆叠物的每个半导体层。第一外延部件设置在介于第一金属栅极结构及第二金属栅极结构之间且在半导体堆叠物的第一源极/漏极区域上方。第一外延部件延伸穿过介电层且接触导电部件。
半导体装置

[发明专利]一种SOI MOS器件及其制备方法-CN202310325989.2在审
发明人：刘强;俞文杰 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2023-03-29 - 公布日： 2023-06-27 - 主分类号： H01L29/786 文献下载
摘要：本发明提供一种SOI MOS器件及其制备方法，所述SOI MOS器件包括：基底、偏置电极结构、栅极结构、源区、漏区、栅极金属层、源极金属层及漏极金属层，其中基底包括衬底、埋氧层、有源层、空腔及设置于空腔顶部的空腔口；偏置电极结构包括覆盖空腔内壁的介电层、填充所述的导电层及与所述导电层电连接的偏置电极，介电层包裹导电层；栅极结构包括栅极及栅介质层；源区及漏区分别位于栅极结构的两侧的有源层中；栅极金属层、源极金属层及漏极金属层分别与栅极
一种 soi mos 器件及其制备方法

[发明专利]金属栅极结构切割工艺-CN201810200862.7有效
发明人：王祥保;张铭庆;古淑瑗;陈嘉仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-03-12 - 公布日： 2021-04-06 - 主分类号： H01L27/088 文献下载
摘要：本发明提供了用于在半导体器件结构中切割(例如分割)金属栅极结构的方法。在一些实例中，双层结构可以在替换栅极制造工艺中形成子金属栅极结构。在实例中，半导体器件包括设置在层间介电(ILD)层中的多个金属栅极结构，其中，层间介电(ILD)层设置在衬底上，设置在金属栅极结构之间的隔离结构，其中，ILD层限制隔离结构的周界，以及设置在ILD层和隔离结构之间的介电结构本发明的实施例还涉及金属栅极结构切割工艺。
金属栅极结构切割工艺

[发明专利]半导体器件及其制造方法-CN201210424681.5在审
发明人：王桂磊;杨涛;徐强;闫江;李俊峰;赵超 -专利权人：中国科学院微电子研究所
申请日： 2012-10-30 - 公布日： 2014-05-14 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种半导体器件制造方法，包括：在衬底上形成伪栅极堆叠结构；在衬底中伪栅极堆叠结构两侧形成源漏区，并且在衬底上伪栅极堆叠结构两侧形成栅极侧墙；去除伪栅极堆叠结构，形成栅极沟槽；在栅极沟槽中依次形成界面层、栅极绝缘层、盖帽层、栅极导电层、阻挡盖帽层；采用ALD法，在阻挡盖帽层上形成金属钨层。依照本发明的半导体器件及其制造方法，采用ALD法在金属栅极顶部沉积W层，有效改善了金属栅极薄膜台阶覆盖性，提升了器件的可靠性。
半导体器件及其制造方法

[发明专利]一种基于TFET的三输入多数逻辑器件-CN201910520479.4有效
发明人：胡建平;叶浩 -专利权人：宁波大学
申请日： 2019-06-17 - 公布日： 2023-01-10 - 主分类号： H01L29/739 文献下载
摘要：本发明公开了一种基于TFET的三输入多数逻辑器件包括沟道区、源区、漏区、第一栅极氧化层、第二栅极氧化层、第三栅极氧化层、第一金属栅极、第二金属栅极和第三金属栅极沟道区为由第一矩形块和第二矩形块构成的T型结构，源区为由第三矩形块和第四矩形块构成的T型结构，漏区为由第五矩形块和第六矩形块构成的T型结构，第二栅极氧化层的结构与第一栅极氧化层的结构相对于第二矩形块沿竖直方向的中心线左右对称，第二金属栅极的结构与第一金属栅极的结构相对于第二矩形块沿竖直方向的中心线左右对称；第三栅极氧化层设置在第一矩形块的上端面上，第三金属栅极设置在第三栅极氧化层的上端面上；优点是结构紧凑，面积较小，且具有低功耗特性。
一种基于 tfet 输入多数逻辑器件

[发明专利]具有静电自防护能力的基板及其制造方法-CN201310384921.8有效
发明人：陈曦;冯玉春;袁剑峰 -专利权人：京东方科技集团股份有限公司;北京京东方显示技术有限公司
申请日： 2013-08-29 - 公布日： 2013-12-11 - 主分类号： H01L27/12 文献下载
摘要：本发明公开了一种具有静电自防护能力的基板及其制造方法，所述基板包括：面板区域；第一栅极金属层和源/漏极金属层，位于所述面板区域的至少一侧外，所述第一栅极金属层与所述源/漏极金属层在其长度方向上平行设置且相互邻近，并且从所述第一栅极金属层向所述源/漏极金属层延伸出至少一个尖端，和/或从所述源/漏极金属层向所述第一栅极金属层延伸出至少一个尖端。
具有静电防护能力及其制造方法

[发明专利]形成高介电层金属栅器件接触孔的方法-CN201210186767.9有效
发明人：周鸣;平延磊 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2012-06-07 - 公布日： 2013-12-25 - 主分类号： H01L21/768 文献下载
摘要：本发明公开了一种形成高介电层金属栅器件接触孔的方法，借助填充金属栅极上的凹槽形成仅遮蔽金属栅极的第二刻蚀阻挡层，以及在第二刻蚀阻挡层上形成刻蚀选择比大于第二刻蚀阻挡层的第三刻蚀阻挡层，使得在形成金属栅极接触孔后进一步刻蚀形成有源区接触孔时，金属栅极处的刻蚀可以停止在第二刻蚀阻挡层上，因此，避免了由金属栅极与有源区的高度差导致的金属栅极过刻蚀，进而稳定了器件性能。
形成高介电层金属器件接触方法

[发明专利]像素结构-CN200510124256.4有效
发明人：周瑞渊 -专利权人：中华映管股份有限公司
申请日： 2005-11-29 - 公布日： 2007-06-13 - 主分类号： G02F1/136 文献下载
摘要：一种像素结构，包括基板、第一金属层、介电层、半导体层、第二金属层、图案化浮动金属层以及像素电极。第一金属层设置于基板上，且包括栅极以及与栅极电连接的扫描配线。介电层设置于基板上，且覆盖第一金属层，而半导体层设置于栅极上方的介电层上。第二金属层包括源极/漏极与数据配线，源极/漏极设置于半导体层上，且与栅极部分重叠。数据配线与源极电连接，且与扫描配线部分重叠。图案化浮动金属层设置于介电层与半导体层之间，且位于源极/漏极下方，其中部分图案化浮动金属层位于栅极上方的区域，且未完全覆盖栅极上方的区域。
像素结构

[发明专利]氮化镓功率晶体管-CN202080107570.4在审
发明人：吉尔伯托·库拉托拉 -专利权人：华为技术有限公司
申请日： 2020-12-20 - 公布日： 2023-08-08 - 主分类号： H01L29/10 文献下载
摘要：本发明涉及一种氮化镓(Gallium Nitride，GaN)功率晶体管(100)，包括：缓冲层(110)；阻挡层(111)，沉积在所述缓冲层(110)上，其中，栅极区(112)形成于所述阻挡层(111)的顶部；p型掺杂氮化镓(Gallium Nitride，GaN)层(113)，沉积在所述栅极区(112)处的所述阻挡层(111)上；金属栅极层(114)，沉积在所述p型掺杂GaN层(113)的顶部，其中，所述金属栅极层(114)与所述p型掺杂GaN层(113)接触以形成肖特基势垒(115)；其中，所述p型掺杂GaN层(113)的厚度、所述金属栅极层(114)的金属类型和所述p型掺杂GaN层(113)的p型掺杂浓度基于pGaN肖特基栅极耗尽区厚度相对于p型掺杂浓度和栅极金属类型的已知关系。
氮化功率晶体管

[发明专利]CMOS器件及其制造方法-CN201410568946.8有效
发明人：殷华湘;杨红;张严波 -专利权人：中国科学院微电子研究所
申请日： 2014-10-22 - 公布日： 2019-03-15 - 主分类号： H01L27/092 文献下载
摘要：一种CMOS器件，包括多个NMOS和多个PMOS，每个NMOS以及每个PMOS均包括在衬底上的由栅极绝缘层和栅极金属层构成的栅极堆叠、衬底中栅极堆叠两侧的源漏区、以及栅极堆叠下方的沟道区，其中，每个NMOS的栅极金属层包括第一阻挡层、NMOS功函数调节层、第二阻挡层、以及填充层，每个PMOS的栅极金属层包括第一阻挡层、第二阻挡层以及填充层。依照本发明的半导体器件及其制造方法，在PMOS区域中以较厚的顶部阻挡层作为PMOS功函数调节层，简化了PMOS器件金属栅堆叠结构，提高了超短取代栅中金属栅的填充率，极大提高短栅长下MG的CMOS应用性。
cmos 器件及其制造方法

[发明专利]半导体装置的制造方法-CN201710717380.4有效
发明人：梁金娥;吕乐 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2017-08-21 - 公布日： 2020-11-13 - 主分类号： H01L21/28 文献下载
摘要：该方法包括：提供半导体结构，该半导体结构包括：衬底和在该衬底上的层间电介质层，其中该层间电介质层具有用于形成栅极的开口；在该半导体结构上沉积栅极金属层以填充该开口，其中该栅极金属层含有杂质；在该栅极金属层上形成杂质吸附层；对形成该杂质吸附层之后的半导体结构执行第一退火处理，以使得该栅极金属层中的杂质进入该杂质吸附层；以及在执行该第一退火处理之后，去除该杂质吸附层。本发明可以减少栅极金属层内的杂质，从而可以提高栅极的接触电阻，进而提高器件性能。
半导体装置制造方法

[发明专利]一种金属氧化物薄膜晶体管及制备方法、显示装置-CN202111434043.7在审
发明人：商慧荣;李燕龙;黄洪涛;曹焜;高威;邵贤杰;王志军 -专利权人：京东方科技集团股份有限公司;南京京东方显示技术有限公司
申请日： 2021-11-29 - 公布日： 2022-03-01 - 主分类号： H01L29/786 文献下载
摘要：本发明实施例提供了一种金属氧化物薄膜晶体管及制备方法、显示装置，解决了如何改善薄膜晶体管有源层与电极间的接触电阻的问题。薄膜晶体管包括基板；栅极层设置在基板的一侧；栅极绝缘层设置在栅极层远离基板的一侧；金属氧化物半导体层设置在栅极绝缘层远离栅极层的一侧；电极层设置在金属氧化物半导体层远离栅极绝缘层的一侧；电极层部分设置在金属氧化物半导体层的表面，部分设置在栅极绝缘层的表面；电极层包括源极和漏极，源极和漏极在金属氧化物半导体层的两侧相对设置；非晶金属氧化物层设置在电极层和金属氧化物半导体层之间；第一绝缘层设置在电极层远离非晶金属氧化物层的一侧。
一种金属氧化物薄膜晶体管制备方法显示装置

[发明专利]半导体元件及其制作方法-CN201410430805.X有效
发明人：林静龄;黄志森;洪庆文;吴家荣;张宗宏;李怡慧;陈意维 -专利权人：联华电子股份有限公司
申请日： 2014-08-28 - 公布日： 2020-06-02 - 主分类号： H01L29/778 文献下载
摘要：本发明公开一种半导体元件及其制作方法，该半导体元件包含一基底、一第一金属栅极设于基底上、一第一硬掩模设于第一金属栅极上、一层间介电层设于第一金属栅极上并环绕该第一金属栅极以及一图案化的金属层镶嵌于层间介电层中，其中图案化的金属层的上表面低于第一硬掩模的上表面。
半导体元件及其制作方法