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- [发明专利]改善分栅式闪存性能的方法-CN201910060168.4有效
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徐杰;李志国;黄冲;胡海天
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上海华虹宏力半导体制造有限公司
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2019-01-22
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2021-08-06
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H01L27/11521
- 本发明涉及一种改善分栅式闪存性能的方法,包括以下步骤:在半导体衬底上形成并列排布的多个分栅式闪存单元,所述多个分栅式闪存单元之间形成有间隙,每个所述分栅式闪存单元包括在所述半导体衬底中设置的源极区和分别位于所述源极区两侧的两个漏极区,所述半导体衬底上对应于同一所述分栅式闪存单元的所述源极区和所述漏极区之间形成有字线;第一介质层填充间隙并覆盖字线,通过调节第一介质层的形成温度以减小所述字线所受的压应力。本发明通过通过调节第一介质层的形成温度以减小所述字线所受的压应力,有利于改善分栅式闪存的擦除操作以及编程操作的工艺窗口,从而提高分栅式闪存单元内沟道中电子的迁移率,提高分栅式闪存的性能。
- 改善分栅式闪存性能方法
- [发明专利]分栅式闪存单元以及分栅式闪存装置-CN201210191282.9在审
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顾靖
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上海宏力半导体制造有限公司
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2012-06-11
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2012-09-26
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H01L27/115
- 本发明提供了一种分栅式闪存单元以及分栅式闪存装置。分栅式闪存单元包括:源极和漏极,位于源极和漏极之间的分栅结构,所述分栅结构包括布置在衬底上的介质层上的层叠的第一浮栅和第一控制栅极,其中第一浮栅和第一控制栅极之间布置了介质层,所述分栅结构还包括布置在衬底上的介质层上的层叠的第二浮栅和第二控制栅极,其中第二浮栅和第二控制栅极之间布置了介质层,并且第一浮栅和第一控制栅极的叠层与第二浮栅和第二控制栅极的叠层并排布置。位线区域布置在第一浮栅和第一控制栅极的叠层与第二浮栅和第二控制栅极的叠层之间。第一擦除栅极处于源极上方,第二擦除栅极处于漏极上方,第一擦除栅极和第二擦除栅极与衬底之间布置了介质层。
- 分栅式闪存单元以及装置
- [发明专利]分栅式闪存的擦除方法-CN201310261455.4有效
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顾靖
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上海华虹宏力半导体制造有限公司
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2013-06-26
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2017-08-08
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G11C16/14
- 一种分栅式闪存的擦除方法,所述分栅式闪存包括第一控制栅、第二控制栅、源极区域、漏极区域和字线,所述擦除方法包括在第一时刻与第二时刻之间,施加第一负电压至所述第一控制栅和第二控制栅;在所述第二时刻与第三时刻之间,施加第二负电压至所述第一控制栅和第二控制栅,所述第二负电压的绝对值大于所述第一负电压的绝对值,所述第二时刻与第三时刻之间的时间占所述第一时刻与第三时刻之间的时间的10%至20%;在所述第一时刻与第三时刻之间本发明技术方案提供的分栅式闪存的擦除方法,能够减缓所述分栅式闪存中隧穿氧化层的退化速度,提高所述分栅式闪存的耐久性。
- 分栅式闪存擦除方法
- [发明专利]一种分栅式存储器的制造方法-CN202011052501.6有效
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于涛
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上海华虹宏力半导体制造有限公司
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2020-09-29
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2023-09-08
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H10B41/30
- 本发明提供一种分栅式存储器的制造方法,包括:在衬底上依次形成氧化层、浮栅层和分立的硬掩膜层;依次形成介质层和控制栅层;形成第一侧墙并刻蚀控制栅层;形成第二侧墙和第三侧墙,刻蚀介质层、浮栅层和氧化层并停止在衬底上通过先在浮栅层上形成硬掩膜层,再在硬掩膜层上形成介质层和控制栅层,使得后续控制栅在第一侧墙和第四侧墙之间,如此在形成插塞以对控制栅引出连接线时,可以直接从第一侧墙和第四侧墙之间的控制栅层上引出,而无需从第四侧墙外引出,减少了第四侧墙外的空间,进而可以缩小分栅式存储器的尺寸,解决了分栅式存储器中由于控制栅引出端凸出在侧墙之外,导致分栅式存储器的尺寸无法缩小的问题。
- 一种分栅式存储器制造方法
- [发明专利]分栅式闪存结构及其制造方法-CN201310270995.9有效
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张雄;方亮
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上海宏力半导体制造有限公司
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2013-06-28
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2013-10-09
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H01L27/115
- 一种分栅式闪存结构及其制造方法。分栅式闪存结构包括:并排布置的两个分栅单元;所述并排布置的两个分栅单元中的每一个都包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层;并排布置的两个分栅单元中的每一个都整体上被氧化物覆盖,而形成有氧化物侧壁;在两个分栅单元并排布置的方向上,所述浮栅层的尺寸与控制栅极层的尺寸相同;两个分栅单元之间布置有选择线多晶硅区域;在每个分栅单元的外侧的氧化物侧壁上形成有层叠的多晶硅连接区和氧化物隔离区,分栅单元的外侧是分栅单元的相对于选择线多晶硅区域的另一侧;多晶硅连接区的高度与浮栅层的上表面的高度齐平;在层叠的多晶硅连接区和氧化物隔离区外侧形成有多晶硅字线。
- 分栅式闪存结构及其制造方法
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