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[发明专利]互连线制作方法及互连线结构-CN200810203810.1无效
发明人：高大为;蒲贤勇;陈轶群;刘伟;冯喆韻;杨广立;滕丽华;程勇;刘丽 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2008-12-01 - 公布日： 2010-06-23 - 主分类号： H01L21/768 文献下载
摘要：一种互连线制作方法及互连线结构。所述互连线制作方法包括：在待形成互连线的基底表面形成沟槽；以第一导电材料填充所述沟槽并覆盖基底表面；蚀刻所述第一导电材料形成与互连线图案对应的第一导电材料连线。所述互连线制作方法及互连线结构节约工艺成本。
互连制作方法结构

[发明专利]FPGA互连线电路及FPGA互连线延时降低方法-CN201911033728.3在审
发明人：王俊;温长清;张勇 -专利权人：深圳市国微电子有限公司
申请日： 2019-10-28 - 公布日： 2021-04-30 - 主分类号： G05B19/042 文献下载
摘要：本发明提供的FPGA互连线电路及FPGA互连线延时降低方法，FPGA互连线电路包括开关模块、正反馈电路以及输出缓冲器，正反馈电路的输入端与开关模块的输出端连接，正反馈电路的输出端与输出缓冲器的输入端连接
fpga 互连电路延时降低方法

[发明专利]互连线结构及互连线结构的形成方法-CN201210556457.1有效
发明人：李乐 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2012-12-19 - 公布日： 2017-10-10 - 主分类号： H01L21/768 文献下载
摘要：一种互连线结构和互连线结构的形成方法，其中，互连线结构的形成方法包括提供半导体衬底，所述半导体衬底中形成有半导体器件；在所述半导体衬底上形成导电层；在所述导电层上形成掩模层；在形成掩模层后，在掩模层和导电层中形成沟槽本发明的导电层上形成掩模层，使得相邻互连线结构之间沟槽的深宽比（沟槽的高度与宽度比）增大，在相邻互连线结构之间形成较大的空气隙，使得相邻互连线之间的介电常数明显减小，显著减小了相邻互连线结构之间的寄生电容
互连结构形成方法

[发明专利]互连线结构及互连线结构的形成方法-CN201210557309.1有效
发明人：李乐 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2012-12-19 - 公布日： 2017-08-08 - 主分类号： H01L21/768 文献下载
摘要：一种互连线结构及互连线结构的形成方法，其中，互连线结构的形成方法包括提供半导体衬底，半导体衬底中形成有半导体器件；在半导体衬底上形成层间介质层；在层间介质层上形成导电层；在形成导电层后，在导电层和层间介质层中形成沟槽与现有技术相比，在本发明中，沟槽的高度包括导电层和部分层间介质层的高度，使得相邻互连线之间沟槽的深宽比增大，在沟槽内金属间介质层中形成的空气隙较大，减小甚至消除寄生电容，提高半导体器件的性能。
互连结构形成方法

[发明专利]掩膜版版图和存储器-CN202110063611.0在审
发明人：方佳斌 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-01-18 - 公布日： 2022-08-05 - 主分类号： G03F1/00 文献下载
摘要：一种掩膜版版图和存储器，掩膜版版图包括：第一互连线版图，包括第一层互连线图形，第一层互连线图形包括沿行方向延伸且沿列方向平行排列的第一子互连线图形和第二子互连线图形，还包括位于第一子互连线图形和第二子互连线图形之间的第三子互连线图形，第一子互连线图形和第二子互连线图形作为位线；通孔版图，包括通孔图形，位于第三子互连线图形中；第二互连线版图，包括多个第二层互连线图形，第二层互连线图形包括沿列方向延伸的第四子互连线图形，第四子互连线图形位于第三子互连线图形上且覆盖通孔图形，第四子互连线图形沿列方向单向延伸至第一子互连线图形或第二子互连线图形上，第三子互连线图形作为地线。
掩膜版版图存储器

[发明专利]用于高级集成电路结构制造的间距划分互连-CN201811298444.2在审
发明人： A·W·杨;A·马德哈范;C·P·奥特 -专利权人：英特尔公司
申请日： 2018-10-31 - 公布日： 2019-06-07 - 主分类号： H01L27/092 文献下载
摘要：在示例中，一种集成电路结构包括处于ILD层中并由ILD层间隔开的多个导电互连线。多个导电互连线包括第一互连线、以及与第一互连线紧邻并具有与第一互连线的宽度不同的宽度的第二互连线。第三互连线与第二互连线紧邻。第四互连线与第三互连线紧邻并具有与第二互连线的宽度相同的宽度。第五互连线与第四互连线紧邻并具有与第一互连线的宽度相同的宽度。
互连线高级集成电路集成电路结构导电互连结构制造互连制造

[发明专利]用于互连性能提高的交错线及其形成工艺-CN202010220559.0在审
发明人： K·L·林;M·昌德霍克;M·雷什奥特克;C·杰泽斯基;E·韩;G·辛格;S·阿塔纳索夫;I·A·扬 -专利权人：英特尔公司
申请日： 2020-03-25 - 公布日： 2020-12-29 - 主分类号： H01L23/528 文献下载
摘要：公开了一种互连结构。所述互连结构包括第一互连线和第二互连线。第一互连线和第二互连线是交错的。第二互连线中的各个互连与第一互连线中的各个互连横向偏移。电介质材料与第一互连线和第二互连线中的至少一个中的各个互连的至少一部分相邻。
用于互连性能提高交错及其形成工艺

[发明专利]光纤互连线缆-CN201280019566.8有效
发明人： B·G·瑞斯克;J·C·罗斯克;O·泰泰特 -专利权人：德拉克通信科技公司
申请日： 2012-02-21 - 公布日： 2014-01-01 - 主分类号： G02B6/44 文献下载
摘要：一种光纤互连线缆(10)，其包括：一个或多个光纤(12)；以及一个或多个电导体(14)，其由外套管包围。如多模光纤这样的光纤(12)通常封装在挠性聚合管(13)内以形成挠性子单元。
光纤互连线缆

[发明专利]半导体结构及其形成方法-CN202110574709.2在审
发明人：金吉松 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-05-26 - 公布日： 2022-11-29 - 主分类号： H01L23/528 文献下载
摘要：一种半导体结构及其形成方法，半导体结构包括：基底；介电层，位于基底上；多根金属互连线，位于介电层中，包括下层子互连线和上层子互连线，下层子互连线位于部分厚度的介电层中，上层子互连线位于下层子互连线顶部的剩余厚度的介电层中，下层子互连线和上层子互连线均沿第一方向延伸且沿第二方向平行排布，沿第一方向，在相邻金属互连线的断开位置处，下层子互连线和上层子互连线相邻设置。本发明下层子互连线与上层子互连线在基底表面的法线方向上位于不同高度位置处，因此，有利于减小工艺对金属互连线的头对头间距的限制，从而在确保工艺可靠性的同时，缩小金属互连线头对头的间距。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN202110522997.7在审
发明人：金吉松 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-05-13 - 公布日： 2022-11-15 - 主分类号： H01L23/528 文献下载
摘要：一种半导体结构及其形成方法，半导体结构包括：基底；金属互连线，位于基底上，包括沿第一方向延伸且沿第二方向平行排布的下层子互连线，还包括位于下层子互连线上方的上层子互连线，上层子互连线沿第一方向延伸且沿第二方向平行排布，在第二方向上，下层子互连线和上层子互连线在基底上的投影交替排布；介电层，覆盖下层子互连线侧部的基底、上层子互连线露出的下层子互连线的顶部和侧壁、以及上层子互连线的侧壁。在第二方向上，侧壁正对的下层子互连线之间的间距增大，从而减小下层子互连线之间的电容，同理，减小了上层子互连线之间的电容，综上，能够有效减小了同层金属互连线的层内电容，进而减小器件的RC延迟，相应提高半导体结构的性能
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN202110774613.0在审
发明人：金吉松 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-07-08 - 公布日： 2023-01-13 - 主分类号： H01L21/48 文献下载
摘要：一种半导体结构及其形成方法，半导体结构包括：基底；第一介电层，位于基底上；第一金属互连线，位于第一介电层中，第一金属互连线沿第一方向延伸且沿第二方向平行排布，第一金属互连线包括多层第一子互连线，在多层第一子互连线中，最顶层的第一子互连线作为顶层子互连线，沿第一方向，纵向上的相邻两层第一子互连线部分交叠；第二介电层，位于第一介电层和第一金属互连线上；第二金属互连线，位于第二介电层中，第二金属互连线沿第二方向延伸且沿第一方向平行排布，第二金属互连线与顶层子互连线相接触。增加第一金属互连线和第二金属互连线之间电连接的接触面积，从而减小第一金属互连线和第二金属互连线之间的接触电阻。
半导体结构及其形成方法

[实用新型]互连线对准测试结构及测试系统-CN202320205099.3有效
发明人：宋佳华;田文星;黄彪子 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2023-01-31 - 公布日： 2023-06-16 - 主分类号： H01L23/544 文献下载
摘要：本实用新型提供一种互连线对准测试结构及测试系统，互连线对准测试结构包括下层互连线、上层互连线和金属插塞，所述下层互连线通过所述金属插塞与所述上层互连线连接成链状结构，所述金属插塞分别与所述下层互连线和所述上层互连线进行对准，测试所述链状结构的电阻值判断所述下层互连线、所述金属插塞与所述上层互连线之间是否偏移。通过电阻值变化发现对准误差导致金属互连结构失效的情况，避免失效的金属互连结构进入后续的工艺流程。
互连对准测试结构系统

[发明专利]版图、像素单元结构及其制备方法-CN201410852193.3有效
发明人：顾学强;周伟;范春晖 -专利权人：上海集成电路研发中心有限公司;成都微光集电科技有限公司
申请日： 2014-12-26 - 公布日： 2018-01-26 - 主分类号： H01L27/146 文献下载
摘要：本发明提供了一种版图、像素单元结构及其制备方法，包括光电二极管阵列和用于光电二极管之间互连的互连层，互连层包括第一金属互连线和位于第一金属互连线间的第一介质层，以及位于其上方的第二金属互连线和位于第二金属互连线间的第二介质层，第一金属互连线包括用作信号输出线的横向互连线，以及用作传输控制线、复位控制线或行选控制线的纵向互连线；纵向互连线由与横向金属互连线在同一高度上的纵向金属互连线、和与纵向金属互连线通过接触孔连接的多晶跳线构成；表面覆盖有金属硅化物层的多晶跳线位于纵向互连线与横向互连线相交的区域下方；第二金属互连线用作电源线，其将光电二极管之间的区域覆盖，将用于光电二极管区域暴露出来。
版图像素单元结构及其制备方法

[发明专利]利用有色阻挡的自对准图案化以及由其形成的结构-CN202010586924.X在审
发明人： M.K.哈兰;R.帕特尔;R.E.申克;C.H.华莱士 -专利权人：英特尔公司
申请日： 2020-06-24 - 公布日： 2021-03-23 - 主分类号： H01L23/522 文献下载
摘要：多个导电互连线位于ILD层和硬掩模层中并且由该ILD层和硬掩模层间隔开。多个导电互连线包括具有第一宽度的第一互连线。第二互连线以第一距离紧邻第一互连线，第二互连线具有第一宽度。第三互连线以第一距离紧邻第二互连线，第三互连线具有第一宽度。第四互连线以大于第一距离的第二距离紧邻第三互连线，第四互连线具有大于第一宽度的第二宽度。
利用有色阻挡对准图案以及形成结构

[发明专利]金属互连结构的形成方法-CN201110335250.7有效
发明人：于世瑞 -专利权人：上海宏力半导体制造有限公司
申请日： 2011-10-28 - 公布日： 2012-02-01 - 主分类号： H01L21/768 文献下载
摘要：一种金属互连结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有金属互连线，所述金属互连线分为目标金属互连线和非目标金属互连线，相邻目标金属互连线之间沟槽的高宽比小于相邻目标金属互连线与非目标金属互连线之间沟槽的高宽比；形成覆盖所述金属互连线和半导体衬底的介质层，所述目标金属互连线之间的介质层中形成有闭合空洞，所述闭合空洞的顶端高于目标金属互连线的顶端；刻蚀介质层至露出目标金属互连线的表面，形成通孔，刻蚀过程中将闭合空洞侧壁刻穿使相邻通孔之间贯通；在所述通孔和闭合空洞内填充满金属，形成目标金属互连线间的互连结构。本发明的方法减小了金属互连线的密度，提高了器件的稳定性。
金属互连结构形成方法

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