[发明专利]存储器装置在审

申请号：	202310129887.3	申请日：	2023-02-17
公开（公告）号：	CN116741216A	公开（公告）日：	2023-09-12
发明（设计）人：	片山明	申请（专利权）人：	铠侠股份有限公司
主分类号：	G11C8/14	分类号：	G11C8/14;G11C8/08;H10N50/10
代理公司：	北京市中咨律师事务所 11247	代理人：	刘薇;刘瑞东
地址：	日本***	国省代码：	暂无信息
权利要求书：	暂无信息	说明书：	暂无信息
摘要：	实施例提供了具有高数据读取性能的存储器装置。一种存储器装置包括：第一导体；第一堆叠体，其位于第一导体上；第二导体，其位于第一堆叠体上；第二堆叠体，其位于第二导体上；以及第三导体，其位于第二堆叠体上。第一堆叠体包括从第一导体的一侧依次堆叠的第一铁磁层、第一绝缘层、第二铁磁层、非磁性第一金属层和第三铁磁层。第二铁磁层和第三铁磁层具有相反方向的磁化。第二堆叠体包括从第二导体的一侧依次堆叠的第四铁磁层、第二绝缘层、第五铁磁层，非磁性第二金属层和第六铁磁层。第五铁磁层和第六铁磁层具有相反方向的磁化。第六铁磁层具有比第三铁磁层大的体积。
搜索关键词：	存储器装置
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摘要：本申请案涉及集成式组合件，其包括竖直堆叠层面。一些实施例包含集成式组合件，其具有支撑第一电路和第一导电线的基底。所述第一导电线沿着第一方向延伸且与所述第一电路相关联。层面位于所述基底上方且支撑存储器单元阵列和与所述存储器单元阵列相关联的第二导电线。所述第二导电线沿着大体上与所述第一方向正交的第二方向延伸。竖直互连件从所述层面延伸到所述基底且将所述第一导电线耦合到所述第二导电线。所述竖直互连件中的每一个将所述第一导电线中的一个耦合到所述第二导电线中的一个。所述第二导电线中的每一个与所述第一导电线中的仅一个耦合。

存储器装置-202310129887.3
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申请日： 2023-02-17 - 公布日： 2023-09-12 - 主分类号： G11C8/14
摘要：实施例提供了具有高数据读取性能的存储器装置。一种存储器装置包括：第一导体；第一堆叠体，其位于第一导体上；第二导体，其位于第一堆叠体上；第二堆叠体，其位于第二导体上；以及第三导体，其位于第二堆叠体上。第一堆叠体包括从第一导体的一侧依次堆叠的第一铁磁层、第一绝缘层、第二铁磁层、非磁性第一金属层和第三铁磁层。第二铁磁层和第三铁磁层具有相反方向的磁化。第二堆叠体包括从第二导体的一侧依次堆叠的第四铁磁层、第二绝缘层、第五铁磁层，非磁性第二金属层和第六铁磁层。第五铁磁层和第六铁磁层具有相反方向的磁化。第六铁磁层具有比第三铁磁层大的体积。

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摘要：公开了一种存储器装置、一种存储器装置的操作方法和一种存储器模块。该存储器装置包括多个存储体和控制逻辑。控制逻辑接收多个列地址位和多个读命令。控制逻辑包括存储器中处理(PIM)地址生成器。在第一操作模式下，控制逻辑将多个列地址位发送至存储体。在第二操作模式下，当PIM地址生成器接收多个读命令中的第一读命令时，控制逻辑将基于多个列地址位中的除了一些列地址位之外的其余列地址位生成的第一PIM地址发送至存储体。

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摘要：本发明涉及电路技术领域，提供了一种加快字线建立时间的方法，包括：设置存储单元阵列中每根字线的解码地址；根据所述存储单元阵列中每根字线的解码地址，控制所述存储单元阵列中的字线进行连续地址读写；其中，在所述字线进行读写时，物理相邻的字线不同时翻转。通过本发明提出了一种新的字线排布方法，使得字线翻转时物理相邻字线不存在同时翻转的情况，从而加快了字线的建立时间。

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摘要：本发明属于集成电路技术领域，具体涉及一种同侧双位线的8T单元，量化电路、逻辑运算电路、编码电路，存算电路以及CIM芯片。8T单元具有数据读写保持功能和布尔逻辑运算功能，支持“与”、“或”、“同或”三类逻辑运算的单独或并行操作；8T单元由2个PMOS管P1～P2，6个NMOS管N1～N6构成，其中，P1、P2，以及N1～N4构成经典的6TSRAM结构，N5的栅极接反相存储节点QB；N5的漏极与N6的源极相连并接位线CBL；N6的漏极接位线RBL；N6的栅极接字线RWL1；N5的源极接字线RWL2；其中，字线RWL1和RWL2用于输入逻辑运算所需的其中一个操作数，位线RBL且/或CBL用于输出对应的运算结果。本发明解决了现有各类存算电路方案支持的逻辑运算功能较为单一，应用场景较窄的问题。

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申请日： 2022-09-19 - 公布日： 2022-11-29 - 主分类号： G11C8/14
摘要：本公开实施例提供一种字线驱动器以及存储装置，字线驱动器包括：第一保持晶体管和第二保持晶体管；有源区，有源区包括：沿第一方向延伸的主体部以及与部分主体部相邻接且位于主体部一侧的凸出部，凸出部具有第一源区和第二源区；栅极，栅极至少位于主体部中与凸出部正对的部分区域上方；第一漏区以及第二漏区，分别位于栅极沿第一方向相对两侧的主体部；其中，第一漏区、栅极以及第一源区用于构成所述第一保持晶体管，第二漏区、栅极以及第二源区用于构成所述第二保持晶体管。本公开实施例有利于在不增加版图面积的前提下，降低第一保持晶体管和第二保持晶体管的关断电流。

存储装置-202210082099.9
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申请日： 2022-01-24 - 公布日： 2022-09-20 - 主分类号： G11C8/14
摘要：一种存储装置包括：存储器内嵌处理器(PIM)电路，所述PIM电路包括被配置为执行内部处理操作的内部处理器；以及接口电路，所述接口电路连接到所述PIM电路，其中，所述接口电路包括：命令地址译码器，所述命令地址译码器被配置为对通过第一引脚接收的命令和地址进行译码以生成内部命令；第二引脚，所述第二引脚被配置为接收与控制PIM操作模式有关的电压信号；和命令模式译码器，所述命令模式译码器被配置为基于所述内部命令和所述电压信号生成至少一个命令模式位(CMB)，所述接口电路基于所述至少一个CMB向所述PIM电路输出内部控制信号以控制所述PIM电路的所述内部处理操作。

用于延迟控制错误保护的设备和方法-202111504061.8
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申请日： 2021-12-10 - 公布日： 2022-08-26 - 主分类号： G11C8/14
摘要：本申请案涉及用于延迟控制错误保护的设备和方法。公开用于校正用于延迟调整的代码的设备和方法。实例方法包含至少响应于移位方向信号而提供温度计码的位；和响应于所述温度计码而调整延迟的量。提供所述位包括使用所述温度计码中的所述位的一侧上的一或多个邻近位和所述温度计码中的所述位的另一侧上的一或多个邻近位来校正所述位。

用于确定存取线的电阻特性的存储器阵列结构及方法-202080090291.1
发明人：许丹;徐峻;E·E·于;P·泰萨里欧;T·O·伊瓦萨基 -专利权人：美光科技公司
申请日： 2020-12-07 - 公布日： 2022-08-19 - 主分类号： G11C8/14
摘要：提供存取线的电阻特性的确定的存储器阵列结构可包含：存储器单元的第一块；存储器单元的第二块；第一电流路径，其在存储器单元的所述第一块的特定存取线与存储器单元的所述第二块的特定存取线之间；及任选第二电流路径，其在存储器单元的所述第二块的所述特定存取线与存储器单元的所述第一块的不同存取线之间。用于确定存取线的电阻特性的方法可包含将存储器单元的所述第一块的所述特定存取线连接到驱动器及响应于通过所述存取线的电流电平及所述存取线的电压电平而确定所述电阻特性。

存储器子字驱动器布局-202111367871.3
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申请日： 2021-11-18 - 公布日： 2022-08-16 - 主分类号： G11C8/14
摘要：本申请案涉及存储器子字驱动器布局。公开包含活动区和栅极电极的半导体装置。根据本公开的实例半导体装置包含在第一方向上延伸的栅极电极以及在第二方向上延伸的第一活动区和第二活动区。所述栅极电极具有在所述第一方向上延伸的侧。所述第一活动区包含：第一中心部分，其具有在所述第一方向上的第一宽度；以及第一末端部分，其安置在所述第一中心部分的第一末端处，且具有大于所述第一宽度的在所述第一方向上的第二宽度。所述第二活动区包含：第二中心部分，其具有在所述第一方向上的第三宽度。所述栅极电极沿着所述侧与所述第一末端部分和所述第二中心部分的部分重叠。

用于动态分配的侵害者检测的设备和方法-202111476674.5
发明人： S·艾亚普利迪;D·M·摩根 -专利权人：美光科技公司
申请日： 2021-12-06 - 公布日： 2022-07-29 - 主分类号： G11C8/14
摘要：用于动态分配的侵害者检测的设备、系统和方法。存储器可包含跟踪对行地址及其相关联排组地址的存取模式的侵害者地址存储结构。这些可用以确定作为存取操作的部分所接收的行和排组地址是否为侵害者行和排组地址。所述侵害者行地址可用以产生用于由所述侵害者排组地址识别的排组的刷新地址。由于所述侵害者存储结构跟踪行地址和排组地址，因此其存储空间可基于对那些排组的存取模式而在排组之间动态分配。

存储阵列失效字线的定位方法及定位装置-202210519029.5
发明人：安九华 -专利权人：西安紫光国芯半导体有限公司
申请日： 2022-05-12 - 公布日： 2022-07-15 - 主分类号： G11C8/14
摘要：本申请公开了一种存储阵列失效字线的定位方法及定位装置。该存储阵列失效字线的定位方法包括：对存储阵列的存储单元写第一逻辑数据；遍历存储阵列中至少部分字线，对对应的存储单元进行数据读取操作，得到读取结果；响应于存储单元的读取结果为空，则对应位置处的字线失效，且失效原因确定为字线无法被激活。通过这种方式，能够准确定位存储阵列中失效的字线。

在刷新时进行冗余匹配控制以禁用字线激活的设备和方法-202111521108.1
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申请日： 2021-12-13 - 公布日： 2022-06-21 - 主分类号： G11C8/14
摘要：描述了用于在刷新时进行冗余匹配控制以禁用字线激活的设备和方法。一种示例方法包含：在刷新操作期间，确定存储器装置的存储体的多个区段中的每个区段中的预定进行刷新的相应存储器单元行；以及确定所述存储体的所述多个区段中的特定区段的预定进行刷新的所述相应存储器单元行是否已经被修复。所述示例方法进一步包含响应于确定预定进行刷新的所述存储器单元行已经被修复，使所述存储体的所述特定区段内的刷新被跳过，同时执行所述存储体的所述多个区段中要刷新的其它区段中的预定进行刷新的所述存储器单元行的刷新。

具有竖直存取晶体管的存储器阵列-202010716964.1
发明人： S·J·德尔纳;C·L·英戈尔斯 -专利权人：美光科技公司
申请日： 2020-07-23 - 公布日： 2022-06-17 - 主分类号： G11C8/14
摘要：本申请涉及具有竖直存取晶体管的存储器阵列。一种设备，其可以具有第一存储器单元和第二存储器单元。所述第一存储器单元可以具有第一存储装置，所述第一存储装置通过第二层级处的第一竖直晶体管选择性地耦合到第一层级处的第一数字线。所述第二存储器单元可以具有第二存储装置，所述第二存储装置通过所述第二层级处的第二竖直晶体管选择性地耦合到所述第一层级处的第二数字线。第三数字线可以在第三层级处并且可以耦合到主感测放大器。本地感测放大器可以耦合到所述第一数字线、所述第二数字线和所述第三数字线。所述第二层级可以在所述第一层级和所述第三层级之间。

用于双端口存储器的读写装置和方法-201680026346.6
发明人： P·克拉;W-H·马;G·H·潘德雅 -专利权人：英特尔公司
申请日： 2016-05-02 - 公布日： 2022-05-06 - 主分类号： G11C8/14
摘要：描述了一种装置，其包括：存储器阵列；第一逻辑，所述第一逻辑用于检测所述存储器阵列的一行的第一和第二字线(WL)是否活跃；以及第二逻辑，所述第二逻辑用于解除激活所述第一和第二WL中的一个，使得对于该行，所述第一和第二WL中的一个为活跃。

数据读取方法、存储控制器与存储装置-201910079868.8
发明人：萧又华 -专利权人：深圳大心电子科技有限公司
申请日： 2019-01-28 - 公布日： 2022-04-22 - 主分类号： G11C8/14
摘要：本发明提供一种数据读取方法。所述方法包括反应于根据对应目标字线的多个物理页面的多个监控结果判定需对所述多个物理页面中的一目标物理页面执行读取电压最佳化操作，更新对应所述目标物理页面的目标最佳化计数值；以及根据所述目标最佳化计数值，执行对应所述目标字线的一第一型读取电压最佳化操作、一第二型读取电压最佳化操作或一第三型读取电压最佳化操作，以获得对应所述目标字线的最佳化读取电压组，其中所述目标字线经由使用所述最佳化读取电压组来被读取。

自适应缓冲器分割-202110966214.4
发明人： M·帕特里压尔卡;N·德尔加托;M·图尔科尼;F·克雷希 -专利权人：美光科技公司
申请日： 2021-08-23 - 公布日： 2022-03-11 - 主分类号： G11C8/14
摘要：本申请案针对于自适应缓冲器分割。存储器系统可包含用于存储(例如，与从主机系统接收的读取命令或写入命令相关联的)数据的缓冲器。举例来说，所述缓冲器可在将与写入命令相关联的数据存储于所述存储器系统的存储器装置处之前缓冲所述数据。在另一实例中，所述缓冲器可在将与读取命令相关联的数据发射到所述主机系统之前缓冲所述数据。在一些情况下，所述缓冲器可包含被配置成存储与一或多个读取命令相关联的数据的第一部分、被配置成存储与一或多个写入命令相关联的数据的第二部分以及被配置成存储与一或多个读取命令或一或多个写入命令相关联的数据的第三部分。

半导体存储器装置及其操作方法-202110405081.3
发明人：李熙烈;崔永焕 -专利权人：爱思开海力士有限公司
申请日： 2021-04-15 - 公布日： 2022-03-04 - 主分类号： G11C8/14
摘要：本文可以提供一种半导体存储器装置及其操作方法。该半导体存储器装置可以包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储器单元。外围电路对存储器单元执行读取操作。控制逻辑控制外围电路的读取操作。在读取操作期间，控制逻辑控制外围电路，使得向联接至存储器单元的多条字线当中的被选字线施加读取电压，向与被选字线相邻设置的未选字线施加第一通过电压，并且向未与被选字线相邻设置的未选字线施加第二通过电压。外围电路基于半导体存储器装置的温度来调整第一通过电压的幅度或第二通过电压的幅度。

具有多路复用数字线的存储器阵列-202080032423.5
发明人： F·贝代斯基;S·F·席佩斯 -专利权人：美光科技公司
申请日： 2020-03-11 - 公布日： 2021-12-14 - 主分类号： G11C8/14
摘要：本发明描述用于具有多路复用数字线的存储器装置的方法、系统及装置。在一些情况中，所述存储器装置的存储器单元可包含存储组件及包含两个晶体管的选择组件。第一晶体管可与字线耦合且第二晶体管可与选择线耦合以选择性地耦合所述存储器单元与数字线。所述选择组件可结合数字线多路复用组件支持一组数字线所共有的感测组件。在一些情况中，所述组的所述数字线可在读取操作期间与所述感测组件耦合，而所述组的剩余数字线与所述感测组件隔离。

内存装置-202110789914.0
发明人：萧志成 -专利权人：萧志成
申请日： 2016-06-28 - 公布日： 2021-11-23 - 主分类号： G11C8/14
摘要：本发明公开一种内存装置，其包含多条沿一第一方向延伸的字符线，及至少一内存单元。至少一内存单元包含沿相异于第一方向的一第二方向排列的多个内存组件群组，每一内存组件群组包含多个内存组件；及至少一条位元线沿第二方向延伸；及至少一条列字符线沿第二方向延伸；及沿第一方向延伸的多条行字符线；及多个列开关，每一列开关具有耦接于至少一条列字符线的一控制端，耦接于多个内存组件群组其中之一的一第一端，及耦接于至少一条位元线的一第二端；及多个行开关，每一行开关具有耦接于一相对应行字符线的一控制端，每一行开关和一相对应列开关串连耦接于多个内存组件群组其中之一及至少一条位元线之间。本发明提供的内存装置可以减少功率消耗。

双写字线SRAM单元-201580035173.X
发明人： S-O·郑;Y·杨;S·S·宋;C·F·耶普;Z·王 -专利权人：高通股份有限公司
申请日： 2015-06-04 - 公布日： 2021-10-12 - 主分类号： G11C8/14
摘要：一种静态随机存取存储器(SRAM)存储器单元包括一对交叉耦合的反相器以及耦合至该对交叉耦合的反相器中的第一反相器的第一节点的选通晶体管。选通晶体管的栅极耦合至第一字线。选通晶体管被配置成响应于第一字线信号而选择性地将位线耦合至第一反相器的第一节点。第一反相器具有耦合至第二字线的第二节点。第一字线和第二字线各自是能独立控制的。

分段式存储器及操作-201710714174.8
发明人：丹沢彻;赵涵 -专利权人：美光科技公司
申请日： 2017-08-18 - 公布日： 2021-08-17 - 主分类号： G11C8/14
摘要：本申请案涉及分段式存储器及操作。揭示具有串联连接的存储器单元的多个串的设备及其操作方法，其中所述多个串中的每一串通过对应相应第一选择栅极选择性地连接到共同数据线，且通过对应相应第二选择栅极选择性地连接到共同源极。第一存取线耦合到所述多个串中的每一串的第一位置的相应存储器单元。第二存取线耦合到所述多个串的第一子集中的每一串的第二位置的相应存储器单元，且第三存取线耦合到所述多个串的第二子集中的每一串的所述第二位置的相应存储器单元。

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发明人：于跃;郑坚斌 -专利权人：展讯通信（上海）有限公司
申请日： 2017-12-22 - 公布日： 2021-07-23 - 主分类号： G11C8/14
摘要：本发明提供一种ROM存储阵列的字线驱动电路及ROM存储器。所述驱动电路包括：根据输入信号生成字线选择信号的字线选择电路，根据所述字线选择信号输出第一电压或者第二电压的电压转换电路，其中第一电压高于电源电压，第二电压低于地电压。本发明能够在不改变ROM存储阵列中各ROM存储单元尺寸的情况下，提高ROM存储器的阵列密度。

存储器装置、存储器模块和存储器装置的操作方法-202110042069.0
发明人：权祥赫;金南昇;孙教民;吴成一;李海硕 -专利权人：三星电子株式会社
申请日： 2021-01-13 - 公布日： 2021-07-13 - 主分类号： G11C8/14
摘要：一种存储器装置包括：存储器单元阵列，其包括多个存储体，每个存储体包括连接至多条字线的多个存储器单元；以及行解码器块，其连接至所述多个存储体。在第一操作模式下，行解码器块接收第一行地址和第一存储体地址连同激活命令，并且激活所述多个存储体中的由第一存储体地址选择的存储体的所述多条字线中的由第一行地址选择的字线。在第二操作模式下，行解码器块接收第二行地址和第二存储体地址连同激活命令，并且激活所述多个存储体中的至少两个存储体中的每一个存储体的所述多条字线中的由第二行地址选择的字线。

包含非易失性存储器设备和控制器的存储设备-201710521176.5
发明人：李熙元;高莎丽;卢承京;权成南 -专利权人：三星电子株式会社
申请日： 2017-06-30 - 公布日： 2021-07-06 - 主分类号： G11C8/14
摘要：存储设备包括非易失性存储器设备和控制器。非易失性存储器设备包括多个存储块，多个存储块中的每个包括存储单元。控制器在读取操作期间从自存储块中所选择的存储块的选择的存储单元读取数据。该选择的存储单元对应于被选择作为读取目标的字线和串选择线两者。控制器将读取计数增加对应于选择的存储块的选择的字线和串选择线的读取权重，并且如果读取计数达到阈值，则对选择的存储单元执行刷新操作。在选择的存储块中，根据串选择线和字线的位置分配两个或更多个读取权重。

半导体存储装置-201710545380.0
发明人：朴宣奎;李珉圭 -专利权人：爱思开海力士有限公司
申请日： 2017-07-06 - 公布日： 2021-03-05 - 主分类号： G11C8/14
摘要：公开了一种半导体存储装置。该半导体存储装置包括：第一存储块；以及第二存储块，所述第二存储块与所述第一存储块共享块字线，其中，所述块字线包括被设置为与所述第一存储块交叠的第一块字线和被设置为与所述第二存储块交叠的第二块字线。根据本公开，不太可能具有操作故障。

闪存器件及其边界字线配置方法/系统、存储介质/控制器-201811642832.8
发明人：刘世军;于楠;陈敬沧;陈刚 -专利权人：上海百功半导体有限公司
申请日： 2018-12-29 - 公布日： 2021-01-01 - 主分类号： G11C8/14
摘要：本发明提供一种闪存器件及其边界字线配置方法/系统、存储介质/控制器，所述闪存器件的边界字线配置方法包括：以预设的闪存结构块为单位结构，配置边界字线；所述预设的闪存结构块为N层3D闪存结构；N为大于或等于16的正整数。本发明通过将闪存器件设计中的边界字线WL设定为SLC/MLC/TLC/QLC等属性的存储单元，减少了过多不用边界字线WL的概率，有效地提高了闪存器件的使用效率和容量。

采用分级字线方案的半导体器件-201610092114.2
发明人：李雪熙 -专利权人：爱思开海力士有限公司
申请日： 2016-02-19 - 公布日： 2020-09-22 - 主分类号： G11C8/14
摘要：一种半导体器件包括：第一存储单元区和第二存储单元区，被设置为沿第一方向彼此相邻，且适用于共享子字线驱动信号；以及第一子字线驱动单元，设置在穿越区域中，所述穿越区域沿斜线方向设置在第一存储单元区与第二存储单元区之间。第一子字线驱动单元包括用于驱动第一存储单元区的第一子字线驱动器、用于驱动第二存储单元区的第二子字线驱动器以及沿第一方向延伸的用于传输子字线驱动信号的互连。

三维垂直型存储器读出电路及其读出方法-201710891378.9
发明人：雷宇;陈后鹏;宋志棠 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2017-09-27 - 公布日： 2020-03-24 - 主分类号： G11C8/14
摘要：本发明提供一种三维垂直型存储器读出电路及其读出方法，通过在所述读参考电流中引入位线寄生参数和位线上的漏电、字线上的漏电、垂直晶体管寄生参数、及读传输门寄生参数，以分别抵消所述半选通存储单元的位线寄生效应和位线上的漏电、字线上的漏电、第一垂直晶体管寄生效应及第一读传输门寄生效应，使所述读参考电流的瞬态值介于读低阻态电流和读高阻态电流之间，以实现消除伪读取现象，减小信号读出时间，减少误读取。通过本发明提供的三维垂直型存储器读出电路及其读出方法，解决了现有三维垂直型存储器读出电路读出时间长，存在误读取的问题。

一种基于FinFET器件的三字线存储单元-201710462411.6
发明人：胡建平;杨会山 -专利权人：宁波大学
申请日： 2017-06-19 - 公布日： 2019-09-10 - 主分类号： G11C8/14
摘要：本发明公开了一种基于FinFET器件的三字线存储单元，包括位线、写位线、写字线、读/写字线、反相读/写字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管和第六FinFET管，第一FinFET管和第二FinFET管分别为低阈值P型FinFET管，第三FinFET管为高阈值N型FinFET管；第四FinFET管、第五FinFET管和第六FinFET管分别为低阈值N型FinFET管；优点是在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，读操作时不会破坏存储点存储的数据值，存储结果稳定，电路功能稳定。

专利分类

G 物理

G11 信息存储
G11C 静态存储器
G11C8-00 数字存储器中用于地址选择的装置
G11C8-02 .应用选择矩阵的
G11C8-04 .采用时序寻址器件的，例如，移位寄存器、计数器
G11C8-06 .地址接口装置，例如，地址缓冲器
G11C8-08 .字线控制电路，例如，用于字线的驱动器、增强器、上拉电路、下拉电路、预充电电路
G11C8-10 .译码器

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[发明专利]存储器装置在审

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