[发明专利]用于多个存储器阵列存储器空间的写入缓冲器实施方案有效

申请号：	202010799939.4	申请日：	2020-08-11
公开（公告）号：	CN112397118B	公开（公告）日：	2022-11-04
发明（设计）人：	G·卡列洛	申请（专利权）人：	美光科技公司
主分类号：	G11C8/06	分类号：	G11C8/06;G11C16/16
代理公司：	北京律盟知识产权代理有限责任公司 11287	代理人：	王龙
地址：	美国爱***	国省代码：	暂无信息
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摘要：	本申请涉及用于多个存储器阵列存储器空间的写入缓冲器实施方案。一种存储器装置包括：存储器阵列，其包含可编程为单层级存储器单元SLC的存储器单元和可编程为三层级存储器单元TLC的存储器单元；存储器控制单元，其以操作方式耦合到所述存储器阵列且包含处理器，所述处理器配置成用SLC数据和TLC数据编程所述存储器单元；以及写入缓冲器，用于缓冲写入到所述存储器阵列的数据，所述写入缓冲器包含SLC数据存储器空间和TLC数据存储器空间，其中所述存储器控制单元配置成当所述TLC数据存储器空间存在溢出时，将TLC数据存储在所述SLC数据存储器空间中。
搜索关键词：	用于存储器阵列空间写入缓冲器实施方案
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摘要：本发明描述涉及用于电子存储器及/或存储装置的子阵列寻址的系统、设备及方法。可经由独立子阵列寻址而实现对不同子阵列内的不同行的同时存取，使得所述子阵列中的每一者可用作“虚拟存储体”。如此存取所述不同行可提供对从相应行存取的数据值被发送到目的地位置的经改进吞吐量。举例来说，一个此种设备包含在存储器装置的存储体内的多个子阵列。所述存储体内的电路耦合到所述多个子阵列。所述电路可经配置以在一时间周期期间激活第一子阵列中的特定序数位置处的行且在同一时间周期期间激活所述多个子阵列中的第二子阵列中的不同序数位置处的行。

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摘要：解码电路及具有该解码电路的半导体存储器装置。半导体存储器装置包括存储器单元阵列、缓冲器单元、控制逻辑、以及解码单元。存储器单元阵列包括多个存储器单元。联接到存储器单元阵列的缓冲器包括第一存储区、第二存储区和转换存储区。控制逻辑输出表示缓冲器的操作模式的模式控制信号。解码电路基于模式控制信号，将缓冲器的操作模式控制为使得转换存储区作为主存储区和修复存储区中任何之一操作。

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摘要：本申请案涉及半频存储器装置中的重影命令抑制。存储器装置包含命令接口，所述命令接口经配置以经由多个命令地址位从主机装置接收双循环命令。所述存储器装置还包含命令解码器，其经配置以在所述双循环命令的第一循环中对所述多个命令地址位的第一部分进行解码。所述命令解码器包含掩模电路系统。所述掩模电路系统包含经配置以生成掩模信号的掩模生成电路系统。所述掩模电路系统还包含多路复用器电路系统，其经配置以应用所述掩模信号以阻止所述命令解码器在所述双循环命令的第二循环中解码所述多个命令地址位的第二部分。

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摘要：本公开涉及用于ZQ校准的设备、系统及方法。一种半导体装置可包含一或多个输出驱动器。可通过将体电压施加到输出驱动器的一或多个晶体管来调整所述输出驱动器以进行阻抗匹配。在一些实例中，所施加的所述体电压可基于参考电压与外部端子处的电压之间的比较。在一些实例中，所述半导体装置可包含：校准电路，其包含比较器及递增/递减计数器，所述递增/递减计数器基于来自所述比较器的信号产生指示将施加的所述体电压的代码。在一些实例中，所述体电压可由电压产生器施加。

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摘要：本公开涉及用于存储和搜索任意范围段的模拟内容可寻址存储器。公开使得能够存储和搜索任意模拟值范围段的系统、设备、电路、方法和非暂态计算机可读介质。公开具有在值范围之外、在多个不相交范围中的任何一个之内、或在多个范围之外存储和搜索的能力的各种模拟内容可寻址存储器(aCAM)电路实施。公开的aCAM电路实施使得对复杂输入特征的搜索更灵活高效，由此产生对传统解决方案的技术改进。在一些实施方式中，aCAM可包括串联连接到预充电的匹配线的多个下拉晶体管，这种情况下，如果匹配线未通过下拉晶体管放电，则aCAM检测到匹配，如果至少一个下拉晶体管处于截止状态，会发生匹配线不放电的情况。在其他实施中，aCAM包括连接到匹配线以检测匹配的通栅。

用于多个存储器阵列存储器空间的写入缓冲器实施方案-202010799939.4
发明人： G·卡列洛 -专利权人：美光科技公司
申请日： 2020-08-11 - 公布日： 2022-11-04 - 主分类号： G11C8/06
摘要：本申请涉及用于多个存储器阵列存储器空间的写入缓冲器实施方案。一种存储器装置包括：存储器阵列，其包含可编程为单层级存储器单元SLC的存储器单元和可编程为三层级存储器单元TLC的存储器单元；存储器控制单元，其以操作方式耦合到所述存储器阵列且包含处理器，所述处理器配置成用SLC数据和TLC数据编程所述存储器单元；以及写入缓冲器，用于缓冲写入到所述存储器阵列的数据，所述写入缓冲器包含SLC数据存储器空间和TLC数据存储器空间，其中所述存储器控制单元配置成当所述TLC数据存储器空间存在溢出时，将TLC数据存储在所述SLC数据存储器空间中。

一种稀疏矩阵存算系统及方法-202110717321.3
发明人：李祎;杨岭;缪向水 -专利权人：华中科技大学
申请日： 2021-06-28 - 公布日： 2022-04-26 - 主分类号： G11C8/06
摘要：本发明提供了一种稀疏矩阵存算系统及方法，属于微电子器件领域，系统包括：第一存储阵列用于存储稀疏矩阵非零元的坐标索引表；第二存储阵列用于存储稀疏矩阵的元素，同时作为稀疏矩阵乘法运算的原位计算核；分块存储调度单元用于将稀疏矩阵分块成若干子矩阵，按照不同的压缩格式将各子矩阵存储至第二存储阵列；且建立稀疏矩阵对应的索引表；第二外围电路用于将向量转换为电压信号，并将电压信号施加在稀疏矩阵的子矩阵对应的位线或字线上，完成稀疏矩阵与向量的乘法运算。

使能信号发生器、存储器器件及其操作方法-202110903593.2
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申请日： 2021-08-06 - 公布日： 2021-12-17 - 主分类号： G11C8/06
摘要：提供了用于存储器器件的系统和方法。存存储器器件包括：存储器阵列；列选择电路，耦接至存储器阵列，其中列选择电路被配置为生成列选择信号；以及感测放大器，被配置为从存储器阵列接收数据信号。使能信号生成电路被配置为生成第一使能信号和第二使能信号。列选择电路基于第一使能信号生成列选择信号，并且感测放大器被配置为响应于第二使能信号而从存储器阵列接收数据信号。本发明的实施例还提供了使能信号发生器、存储器器件及其操作方法。

通过识别位置信息执行自校准的存储器设备和存储器模块-202011262220.3
发明人：郑宪洙;郑汉基;金旺洙;郑海瀯 -专利权人：三星电子株式会社
申请日： 2020-11-12 - 公布日： 2021-05-28 - 主分类号： G11C8/06
摘要：一种存储器模块的存储器设备包括：通过被不同于所述存储器模块的所述存储器设备的存储器设备共享的总线接收命令/地址(CA)信号的CA缓冲器，以及识别所述总线上的所述存储器设备的位置信息的校准逻辑电路。存储器设备辨识其在存储器模块中的总线上的自身位置以执行自校准，因此，即使在取决于存储器模块中的位置而变化的操作条件下，存储器设备也可以适当地操作。

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摘要：本发明实施例提供了一种NAND FLASH的数据传输方法、装置及电路，方法包括：将NAND FLASH中的数据读取至相应的PDL中；对PDL对应的2K条局部总线和2条传输总线进行预充电为高电平；其中，每条传输总线通过K个开关管分别与K条局部总线一一对应连接，每条局部总线分别与M/K个传输对管的一输出端连接；根据译码地址将需要进行数据传输的传输对管和开关管打开；根据传输总线上的差分电压确定传输数据的值。本发明实施例可以极大提高NAND FLASH的数据传输速度，同时可以有效降低NAND FLASH的数据传输功耗。

存储装置和操作存储装置的方法-201610974364.9
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申请日： 2016-11-04 - 公布日： 2021-05-04 - 主分类号： G11C8/06
摘要：本申请提供了存储装置和操作存储装置的方法。存储装置包括存储单元阵列和页缓冲器电路。存储单元阵列包括多个存储单元，而且所述多个存储单元被划分为第一存储器组和第二存储器组。第一页缓冲器组耦合至第一存储器组并且包括多个第一页缓冲器。第二页缓冲器组耦合至第二存储器组并且包括多个第二页缓冲器。第一页缓冲器组针对储存在第一页缓冲器组中的数据执行第一数据处理操作，并储存第一数据处理操作的结果。第二页缓冲器组针对储存在第二页缓冲器组中的数据执行第二数据处理操作，并储存第二数据处理操作的结果。第一数据处理操作和第二数据处理操作基本上同时执行。

存储器装置及其操作方法-201711360150.3
发明人：张坤龙;陈耕晖;杨尚辑 -专利权人：旺宏电子股份有限公司
申请日： 2017-12-15 - 公布日： 2021-03-30 - 主分类号： G11C8/06
摘要：本发明实施例揭露一种存储器装置，包括一存储器阵列、一逻辑电路、一感测放大器电路及一读取缓冲器。逻辑电路用以响应于一读取指令及一初始地址，执行一读取操作。于读取操作时，逻辑电路依据初始地址于存储器阵列中找到一目标数据。感测放大器电路用以于读取操作时，从存储器阵列中读出目标数据。读取缓冲器用以于读取操作时，缓存并输出目标数据。当一中断事件发生于读取操作期间，读取缓冲器保留读取缓冲器的一缓存内容，且逻辑电路记录一读取状态。

存储系统-202010274899.1
发明人：郑承奎;申原圭 -专利权人：爱思开海力士有限公司
申请日： 2020-04-09 - 公布日： 2021-01-05 - 主分类号： G11C8/06
摘要：本发明提供一种存储系统，包括：存储介质，其包括多个矩阵和多个数据输入/输出(I/O)端子；行地址加法电路，被配置为将行地址添加值与用于访问多个矩阵的存储单元的输入行地址相加；以及列地址加法电路，被配置为将列地址添加值与用于访问多个矩阵的存储单元的输入列地址相加。多个矩阵被配置成为多个矩阵子组，其中每个矩阵子组由通过相同的数据I/O端子访问的矩阵组成。行地址添加值根据矩阵子组而彼此不同，并且列地址添加值根据矩阵子组而彼此不同。

用于子行寻址的设备及方法-201880079472.7
发明人： G·E·胡申;R·C·墨菲 -专利权人：美光科技公司
申请日： 2018-12-10 - 公布日： 2020-09-04 - 主分类号： G11C8/06
摘要：本发明描述涉及用于电子存储器及/或存储装置的子行寻址的系统、设备及方法。相对于通过对完整行进行寻址及激活所消耗的能量而言，独立子行寻址可使得通过对由行存储的数据值的特定子集执行操作所消耗的能量能够更紧密地对应于数据值的所述特定子集的大小。举例来说，一个此种设备包含存储器单元的行内的多个子行以及控制器，所述控制器经配置以可选择地对所述多个子行中的每一子行进行寻址并管理所述每一子行的激活状态。所述设备进一步包含耦合到所述控制器的子行驱动器电路。所述子行驱动器电路经配置以至少部分地基于来自所述控制器的信令而将所述多个子行中的一或多个子行维持处于所述激活状态中。

接口芯片和包括接口芯片和存储器芯片的存储设备-201911141353.2
发明人：梁万在;李将雨;赵化淑;任政炖 -专利权人：三星电子株式会社
申请日： 2019-11-20 - 公布日： 2020-06-02 - 主分类号： G11C8/06
摘要：一种接口芯片包括：命令解码器，被配置为基于时钟信号解码被包括在数据输入/输出信号中的命令；时钟掩蔽电路，被配置为生成掩蔽时钟信号，该掩蔽时钟信号包括与时钟信号的第一边沿至第n边沿(n是2或更大的整数)当中的第一边沿相对应的边沿；时钟延迟电路，被配置为向外部芯片发送延迟时钟信号，该延迟时钟信号包括与时钟信号的第二边沿至第n边沿相对应的边沿；芯片选择电路，被配置为基于被包括在数据输入/输出信号中的地址和掩蔽时钟信号生成芯片选择信号；以及芯片使能控制电路，被配置为接收指示数据输入/输出信号的通道的芯片使能信号，并且基于芯片选择信号将芯片使能信号发送到外部芯片。

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发明人： B·S·穆恩;G·L·霍韦;H·N·文卡塔;大卫·R·布朗 -专利权人：美光科技公司
申请日： 2018-08-01 - 公布日： 2020-05-05 - 主分类号： G11C8/06
摘要：一种存储器装置可包含存储器阵列，其还可包含多个存储器单元。所述存储器装置还可包含一或多个计数器，其设计成产生内部存储器地址，来依序访问所述存储器单元，且促进将逻辑零写入到所有的所述存储器单元。

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发明人：赵荣翼;朴炳奎;洪性宽 -专利权人：爱思开海力士有限公司
申请日： 2018-11-08 - 公布日： 2019-09-13 - 主分类号： G11C8/06
摘要：本发明涉及一种用于控制存储器装置的操作的存储器控制器，该存储器控制器包括映射表缓冲器、压缩映射缓冲器和处理器。映射表缓冲器存储从存储器装置接收到的映射数据。压缩映射缓冲器存储通过对映射数据进行压缩生成的经压缩映射数据。处理器控制映射表缓冲器和压缩映射缓冲器的操作。

存储器数据采集装置-201822140151.3
发明人：路和超;彭新平;董晓伟;宋杰;虞源杰 -专利权人：杭州旗捷科技有限公司
申请日： 2018-12-19 - 公布日： 2019-07-23 - 主分类号： G11C8/06
摘要：本实用新型涉及一种存储器数据采集装置包括：控制模块以及驱动电源模块；所述控制模块，用于通过第一触点向所述驱动电源模块传输读取信号；还用于通过第二触点向所述存储器传输选址信号；所述驱动电源模块，用于根据读取信号生成驱动电源，并将驱动电源传输至所述存储器，以使所述存储器根据选址信号向驱动电源模块反馈相应地址中存储的信息。通过驱动电源模块生成的驱动电源，使存储器数据采集装置能够准确的采集到原芯片的验证数据。进一步的使写入读取到的验证数据的替换芯片能够被相应的设备认证通过。

半导体器件和用于进行训练操作的半导体系统-201410367088.0
发明人：高福林 -专利权人：爱思开海力士有限公司
申请日： 2014-07-29 - 公布日： 2018-10-30 - 主分类号： G11C8/06
摘要：一种半导体器件包括标志信号发生器、参考电压发生器和第一缓冲器。标志信号发生器响应于内部命令和信息码而产生标志信号。参考电压发生器响应于标志信号而接收设定码，且产生具有根据设定码调节的电压电平的参考电压。第一缓冲器响应于参考电压而对外部信号进行缓冲以产生内部信号以及响应于标志信号而产生校验码。

半导体器件和包括其的半导体系统-201410208692.9
发明人：高福林 -专利权人：爱思开海力士有限公司
申请日： 2014-05-16 - 公布日： 2018-10-09 - 主分类号： G11C8/06
摘要：半导体器件包括命令发生器、信息信号储存单元、终止信号发生器和代码发生器。命令发生器从外部命令信号中产生模式寄存器写入命令信号、开始命令信号和终止信号。信息信号储存单元从外部命令信号中提取信息信号，以储存所述信息信号并输出所述信息信号。终止信号发生器响应于所述信息信号而产生终止信号。代码发生器产生代码信号以控制控制信号的时序。

存储器模块及包含其的存储系统-201810003964.X
发明人：郑钟濠 -专利权人：爱思开海力士有限公司
申请日： 2018-01-03 - 公布日： 2018-09-25 - 主分类号： G11C8/06
摘要：一种存储器模块包括：多个存储器件；多个数据缓冲器，其适用于接收从存储器控制器传送的写入数据，并将读取数据传送到存储器控制器；以及模块控制器，其适用于：在存储器控制器的控制下控制多个存储器件和多个数据缓冲器，以及在读取操作期间，在将控制信号延迟第一列地址选通(CAS)延时值与第二CAS延时值之间的差值之后，通过缓冲器通信总线将一个或更多个控制信号传送到多个数据缓冲器，该第一列地址选通(CAS)延时值为存储器模块的设置值，该第二CAS延时值为多个数据缓冲器的设置值。

用于存储器的除法运算-201480067273.6
发明人：凯尔·B·惠勒 -专利权人：美光科技公司
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摘要：本发明的实例提供用于执行存储器中的除法运算的设备及方法。实例设备包括：第一地址空间，其包括耦合到感测线及第一数目个选择线的第一数目个存储器单元，其中所述第一地址空间存储被除数值。第二地址空间包括耦合到所述感测线及第二数目个选择线的第二数目个存储器单元，其中所述第二地址空间存储除数值。第三地址空间包括耦合到所述感测线及第三数目个选择线的第三数目个存储器单元，其中所述第三地址空间存储余数值。感测电路可经配置以接收所述被除数值及所述除数值，将所述被除数值除以所述除数值，且将余数结果存储于所述第三数目个存储器单元中。

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申请日： 2016-05-16 - 公布日： 2017-05-03 - 主分类号： G11C8/06
摘要：一种存储系统可以包括存储器件，包括多个存储块；以及控制器，包括控制器缓冲器。控制器可以适用于基于命令数据中所包括的背景信息而将与从主机接收的命令相对应的命令数据储存在所述多个存储块所包括的存储器缓冲器中或者储存在控制器缓冲器中。

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摘要：本发明提供了一种电路，包括存储器单元、第一电路和第二电路。存储器单元具有第一控制线和第二控制线。第一控制线承载第一控制信号。第二控制线承载第二控制信号。第一电路与第一控制线、第二控制线和一节点连接。第二电路与该节点连接，并且被配置为接收第一时钟信号和第二时钟信号。基于第一控制信号、第二控制信号、第一时钟信号和第二时钟信号，第一电路和第二电路被配置为生成该节点处的节点信号。节点信号的逻辑值指示存储器单元的写干扰状态。本发明还提供了一种形成电路的方法。

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申请日： 2013-10-31 - 公布日： 2015-10-07 - 主分类号： G11C8/06
摘要：本实用新型公开了存储器接口装置以及集成电路装置。其中提供一种存储器接口装置，该装置具有地址输入端，用于从主机控制器的地址流中接收地址信息。装置具有地址输出端，用于驱动地址信息，并且被耦接至多个存储器装置。装置具有地址匹配表，包括与备用存储器位置相对应的至少一个修正地址。装置具有控制模块，用于在运行时操作期间，确定来自被耦接至主机控制器的地址命令总线的地址流中的地址信息。所述控制模块用于比较该地址流中的每个地址，并且确定每个地址是否与存储在地址匹配表中的地址匹配从而识别不良地址，以及采用备用存储器位置的修正地址替代所述不良地址。该装置具有多路复用器，耦接至所述地址输入端和所述地址输出端。

驱动电路和检测装置-201420357647.5
发明人：陈加敏;陆英 -专利权人：施耐德电气工业公司
申请日： 2014-06-30 - 公布日： 2014-11-12 - 主分类号： G11C8/06
摘要：本公开的实施方式提供一种驱动电路和包含其的检测装置。该驱动电路包括：EMI端口；脉冲延时电路，脉冲延时电路被配置成与EMI端口相连接，以对EMI端口输出的脉冲信号进行延时；开关晶体管，开关晶体管被配置成与脉冲延时电路的输出端相连，并且响应于脉冲延时电路的输出端的高电平而接通；以及负载，负载被配置成与开关晶体管相连，并且响应于开关晶体管的接通而被驱动。根据本公开的实施例的驱动电路，在不利用芯片的GPIO的情况下，也能够有效地驱动负载，并且能够通过检测与芯片的EMI端口相连的负载是否被驱动而有效地检测芯片的运行状态。

置换规则配置简洁的通用置换电路结构-201410347018.9
发明人：敖天勇;向兵;吴永辉 -专利权人：河南大学
申请日： 2014-07-21 - 公布日： 2014-10-29 - 主分类号： G11C8/06
摘要：本发明公开了一种置换规则配置简洁的通用置换电路结构，包括控制模块、置换规则寄存器模块、源寄存器模块、n选1多路选择器、结果寄存器模块，控制模块的三个写使能控制信号端分别连接源寄存器模块、结果寄存器模块和置换规则寄存器模块的写使能控制信号接收端，控制模块的移位模式控制信号输出端连接置换规则寄存器模块的通道选择输入端；源寄存器模块的n个数据输出端对应连接n选1多路选择器的n个输入通道端口，n选1多路选择器的输出通道端口连接结果寄存器模块的数据输入端；置换规则寄存器模块的置换信息输出端分别连接n选1多路选择器的通道选择输入端和置换规则寄存器模块的循环移位数据输入端。

专利分类

G 物理

G11 信息存储
G11C 静态存储器
G11C8-00 数字存储器中用于地址选择的装置
G11C8-02 .应用选择矩阵的
G11C8-04 .采用时序寻址器件的，例如，移位寄存器、计数器
G11C8-06 .地址接口装置，例如，地址缓冲器
G11C8-08 .字线控制电路，例如，用于字线的驱动器、增强器、上拉电路、下拉电路、预充电电路
G11C8-10 .译码器

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[发明专利]用于多个存储器阵列存储器空间的写入缓冲器实施方案有效

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