[发明专利]二次量化的混合ADC有效
| 申请号： | 201610116762.7 | 申请日： | 2016-03-01 |
| 公开（公告）号： | CN105811985B | 公开（公告）日： | 2019-06-21 |
| 发明（设计）人： | 包应江 | 申请（专利权）人： | 武汉众为信息技术有限公司 |
| 主分类号： | H03M1/36 | 分类号： | H03M1/36;H03M1/14 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 430205 湖北省武汉市东湖高新*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明公开了一种二次量化的混合ADC，包括全并行Flash结构1，用于转换高位码，通过电阻形式的比较避免大电容的产生；余量放大器2，用于将高位转换后的余量按一定倍数进行放大，减小环境噪声对余量的影响，并传输给下一级；左端SAR电容阵列3，用于转换低位码中的较高位，其中包含充电速度较慢的大电容；右端SAR电容阵列4，用来转换低位码中的较低位，其中包含充电速度较快的小电容；SAR逻辑电路5，用于进行SAR逻辑比较，并控制电容阵列中基准电压的变化；控制逻辑电路6，用于控制整个电路中的信号传输及各模块工作状态。 | ||
| 搜索关键词： | 二次 量化 混合 adc | ||
【主权项】：
1.一种二次量化的混合ADC，包括全并行Flash结构(1)，用于转换高位码，通过电阻形式的比较避免大电容的产生；余量放大器(2)，用于将高位转换后的余量按一定倍数进行放大，减小环境噪声对余量的影响，并传输给下一级；左端SAR电容阵列(3)，用于转换低位码中的较高位，其中包含充电速度较慢的大电容；右端SAR电容阵列(4)，用来转换低位码中的较低位，其中包含充电速度较快的小电容；SAR逻辑电路(5)，用于进行SAR逻辑比较，并控制电容阵列中基准电压的变化；控制逻辑电路(6)，用于控制整个电路中的信号传输及各模块工作状态；所述全并行Flash结构(1)包括采样/保持电路、三位全并行ADC、三位DAC、编码电路和一个加法器，所述采样/保持电路的输出送入3位全并行ADC和加法器，所述3位全并行ADC产生的温度计码送入编码电路和3位DAC，所述3位DAC的输出送入加法器；所述余量放大器(2)的输入是加法器的输出，将所得信号放大一定比例后称为Vin，送入左端SAR电容阵列(3)和右端SAR电容阵列(4)；所述左端SAR电容阵列(3)包括四个高位二进制权重电容C7、C6、C5、C4，以及校准电容Ccali和补偿电容CC，所述C7、C6、C5的充电由控制逻辑控制，所述左端SAR电容阵列(3)前端有一个开关K1，控制电容阵列对Vin的采样，所述左端SAR电容阵列(3)后端有一个开关K3，控制与右端SAR电容阵列(4)的连接；所述右端SAR电容阵列(4)包括三个低位电容C3、C2、C1，以及一个终端电容；所述C3、C2、C1转换结果由控制逻辑送入左端SAR电容阵列(3)，所述右端SAR电容阵列(4)前端有一个开关K3，与左端SAR电容阵列(3)公用，控制与左端SAR电容阵列(3)的连接，所述右端SAR电容阵列(4)后端有一个开关K2，控制所述右端SAR电容阵列(4)对K2的采样；所述SAR逻辑电路(5)以比较器的输出作为输入，分析其正负来控制电容的充放电；所述控制逻辑电路(6)与需要控制的电路节点相连，实现所需的控制功能。
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- 2007-02-22 - 2009-10-21 - H03M1/36
- 一种模拟信号处理装置具有：对多个比较基准电压和模拟输入信号进行运算处理的运算部；针对比较基准电压具有至少一个以上的多个判定点，并输入运算部的输出的比较部；以及控制运算部和比较部之间的连接的连接部，运算部具有能够校正的多个第1信号处理部，其设置的数量比针对多个比较基准电压的必要数量多，当某一个第1信号处理部处于校正工作中时，对具有不处于校正工作中的第1信号处理部的运算部和比较部进行连接，通过插值抑制元件数量并且还校正在背景中通过插值产生的误差，并且能够通过校正元件偏差的影响而使用小尺寸元件，能够实现高精度化和高速化。
- A/D转换器-200780034570.0
- 山本道代;村田健治;重森雅和 - 松下电器产业株式会社
- 2007-08-10 - 2009-08-26 - H03M1/36
- 本发明提供一种A/D转换器。在以往的A/D转换器中，需要用于进行动作的外部输入动作时钟信号，并且A/D转换器的性能由外部输入动作时钟信号的特性决定。本发明的A/D转换器(100)通过在A/D转换器的内部设置自动生成动作时钟的时钟生成电路(104)，构成不需要外部输入动作时钟的A/D转换器。另外，设置检测A/D转换器的构成要素的动作时间的电路，A/D转换器通过生成最佳动作时钟可以实现高速动作、低功耗。
- 折叠电路和模数转换器-200780032840.4
- 大川刚史;尾野孝一;松浦浩二;山下幸利;丰村纯次;中村章吾;金川典史 - 索尼株式会社
- 2007-09-04 - 2009-08-19 - H03M1/36
- 一种折叠电路和模数转换器，其中，对于小信号的响应被改善，时钟信号的负荷可以被减轻，并且电路面积的增加可以被防止。该电路包括：参考电压生成电路，该参考电压生成电路生成多个不同电压作为参考电压；多个放大电路，该多个放大电路将模拟输入电压和多个参考电压之间的差分电压转换为差分电流，并输出这些差分电流。放大电路的输出端被交替连接。每个放大电路利用具有共源共栅输出晶体管(145、146)的差分放大器电路来构成。与控制时钟同步接通的开关(144)被设置在共源共栅输出晶体管(145、146)的源极之间。
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