[发明专利]一种静态随机存储器的输出电路

摘要

本发明公开了一种静态随机存储器的输出电路，包括灵敏放大器和数据锁存电路，第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管构成灵敏放大器，两个或非门、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管构成数据锁存电路；优点是可以使静态随机存储器在读取数据时每个工作周期的功耗都保持基本一致，提升静态随机存储器的防御差分功耗分析能力。

主权项

一种静态随机存储器的输出电路，包括灵敏放大器和数据锁存电路，其特征在于所述的灵敏放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；所述的第一PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的源极和所述的第三PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第四PMOS管的漏极、所述的第六PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的栅极和所述的第四NMOS管的漏极连接且其连接端为所述的灵敏放大器的第一输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第五PMOS管的漏极、所述的第七PMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的漏极和所述的第五NMOS管的漏极连接且其连接端为所述的灵敏放大器的第二输出端；所述的第一PMOS管的栅极、所述的第四NMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的灵敏放大器的SADIS端，所述的灵敏放大器的SADIS端用于接入灵敏放大器放电信号；所述的第四PMOS管的栅极和所述的第五PMOS管的栅极连接且其连接端为所述的灵敏放大器的SAPRE端，所述的灵敏放大器的SAPRE端用于接入灵敏放大器充电信号；所述的第六PMOS管的栅极和所述的第七PMOS管的栅极连接且其连接端为所述的灵敏放大器的SASEL端，所述的灵敏放大器的SASEL端用于接入灵敏放大器读入信号；所述的第三NMOS管的栅极为所述的灵敏放大器的SAE端，所述的灵敏放大器的SAE端用于接入灵敏放大器使能信号；所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极均接地；所述的第六PMOS管的源极为所述的灵敏放大器的第一信号输入端，所述的第七PMOS管的源极为所述的灵敏放大器的第二信号输入端，所述的灵敏放大器的第一信号输入端为所述的静态随机存储器的输出电路的BL端，所述的灵敏放大器的第二信号输入端为所述的静态随机存储器的输出电路的BLB端，所述的静态随机存储器的输出电路的BL端和所述的静态随机存储器的输出电路的BLB端用于连接数据选择器来接入位线对；所述的数据锁存电路包括两个或非门、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的或非门具有第一输入端、第二输入端和输出端，所述的两个或非门分别为第一或非门和第二或非门；所述的第九PMOS管的源极和所述的第六NMOS管的栅极均接入电源；所述的第一或非门的第一输入端为所述的数据锁存电路的第一输入端，所述的数据锁存电路的第一输入端和所述的灵敏放大器的第一输出端连接，所述的第一或非门的第二输入端、所述的第二或非门的输出端、所述的第十PMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第一或非门的输出端、所述的第二或非门的第一输入端、所述的第六NMOS管的源极、所述的第十一PMOS管的源极、所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接，所述的第二或非门的第二输入端为所述的数据锁存电路的第二输入端，所述的数据锁存电路的第二输入端和所述的灵敏放大器的第二输出端连接；所述的第九PMOS管的漏极和所述的第八PMOS管的源极连接，所述的第九PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的数据锁存电路的OUTDIS端，所述的数据锁存电路的OUTDIS端用于接入输出端放电控制信号；所述的第十PMOS管的源极、所述的第十PMOS管的漏极、所述的第十NMOS管的漏极、所述的第十NMOS管的源极、所述的第八NMOS管的源极、所述的第九NMOS管的源极、所述的第七NMOS管的源极和所述的第十一PMOS管的栅极均接地；所述的第六NMOS管的漏极、所述的第十一PMOS管的漏极和所述的第八NMOS管的栅极连接；所述的第八PMOS管的漏极、所述的第八NMOS管的漏极、所述的第九NMOS管的漏极和所述的第七NMOS管的漏极连接且其连接端为所述的数据锁存电路的输出端，所述的数据锁存电路的输出端为所述的静态随机存储器的输出电路的输出端。