[发明专利]一种全数字逐次逼近寄存器延时锁定环在审
申请号: | 201510933693.4 | 申请日: | 2015-12-11 |
公开(公告)号: | CN105406858A | 公开(公告)日: | 2016-03-16 |
发明(设计)人: | 徐太龙;黄慧;李瑶;薛峰;高先和;蔡志匡;胡学友;查长军;郑娟;孟硕 | 申请(专利权)人: | 合肥学院 |
主分类号: | H03L7/081 | 分类号: | H03L7/081 |
代理公司: | 北京凯特来知识产权代理有限公司 11260 | 代理人: | 郑立明;陈亮 |
地址: | 230601 安*** | 国省代码: | 安徽;34 |
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摘要: | 本发明公开了一种全数字逐次逼近寄存器的延时锁定环,包括四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B、芯片1中的传统逐次逼近寄存器SAR控制器SAR_A、芯片2中的改进型SAR控制器SAR_B、两个相位比较器PC_A和PC_B、三个独热码译码器Decoder、时序控制电路TC和六个三态缓冲器,其中:通过调整DCDL2_A和DCDL2_B的延时量来补偿相位差,消除两个硅通孔TSV1和TSV2之间的传播延时波动引入的相位偏差。该全数字SARDLL具有宽工作频率范围、快速锁定,以及能消除不同TSV间传播延时波动影响的特点。 | ||
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【主权项】:
一种全数字逐次逼近寄存器延时锁定环,其特征在于,所述全数字逐次逼近寄存器的延时锁定环SARDLL包括:四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B、芯片1中的传统逐次逼近寄存器SAR控制器SAR_A、芯片2中的改进型SAR控制器SAR_B、两个相位比较器PC_A和PC_B、三个独热码译码器Decoder、时序控制电路TC和六个三态缓冲器,其中:通过调整所述DCDL2_A和DCDL2_B的延时量来补偿相位差,进而消除由于连接所述芯片1和芯片2的两个硅通孔TSV1和TSV2之间的传播延时波动引入的相位偏差;所述DCDL1_A和DCDL1_B用于消除芯片1的输入时钟die1_clk和芯片2的输出时钟die2_clk之间的相位偏差;其中,四条DCDL的每个延时单元均由一个与门和两个或非门构成,每个延时单元所提供的延时量为两个或非门的延时之和。
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