[发明专利]一种高速逐次逼近型模数转换器有效
| 申请号： | 201710027508.4 | 申请日： | 2017-01-16 |
| 公开（公告）号： | CN106877868B | 公开（公告）日： | 2020-02-14 |
| 发明（设计）人： | 李靖;张茂林;孙厅;宁宁 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H03M1/38 | 分类号： | H03M1/38 |
| 代理公司： | 51203 电子科技大学专利中心 | 代理人： | 闫树平 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明属于模拟集成电路技术领域，特别涉及一种高速逐次逼近型模数转换器。本发明通过将现有的触发器型逐次逼近逻辑单元替换为锁存器型逐次逼近逻辑单元，逐次逼近逻辑单元由原来的两级触发器延时变为一级锁存器延时，从而大大降低了逐次逼近逻辑电路的总延时，以此提高逐次逼近型模数转换器的速度。 | ||
| 搜索关键词： | 一种 高速 逐次 逼近 型模数 转换器 | ||
【主权项】：
1.一种高速逐次逼近型模数转换器，包括数模转换器DAC、反馈控制逻辑电路、比较器、逐次逼近逻辑电路和与非门，其特征在于：/n数模转换器的输入端与反馈控制逻辑电路的输出端相连；反馈逻辑电路输入端与逐次逼近逻辑电路输出端相连；比较器的输入端与数模转换器的输出端相连，逐次逼近逻辑电路输入端与比较器输出端以及与非门输出端相连；与非门输入端与比较器输出端相连；/n所述逐次逼近逻辑电路由n个逐次逼近逻辑单元串联组成，n≥2；/n所述逐次逼近逻辑单元，包括锁存器和控制时钟产生电路；/n所述锁存器包含第一、第二、第三、第四、第五、第六、第七、第八和第九晶体管；/n第一、第二、第三、第四晶体管为PMOS晶体管，第五、第六、第七、第八、第九晶体管为NMOS晶体管；/n第一、第二、第三、第四晶体管的源端连接到电源电位；第一晶体管与第四晶体管的栅端连接到第二逻辑门输出信号端CLK2；第一晶体管的漏端连接到第二晶体管的漏端并耦合到第三晶体管的栅端；第三晶体管的漏端连接到第四晶体管的漏端并且耦合到第二晶体管的栅端；第二晶体管的源端为信号输出端DP，第三晶体管的源端为信号输出端DN；第五晶体管的漏端连接到第二晶体管的漏端，第六晶体管的漏端连接到第三晶体管的漏端，第五晶体管的栅端连接到第六晶体管的栅端并且与第四逻辑门输出信号端CLK1相连；第七晶体管的漏端连接到第五晶体管的源端，第八晶体管的漏端连接到第六晶体管的源端，第七晶体管的栅端连接到输入信号端VIP，第八晶体管的栅端连接到输入信号端VIN，第九晶体管的漏端连接到第七晶体管的源端同时耦合到第八晶体管的源端，第九晶体管的漏端连接到地电位；/n所述控制时钟产生电路包含第一、第二、第三、第四、第五、第六、第七逻辑门；第一逻辑门的两个输入端分别连接到使能信号输入端EN、复位信号输入端RST；第二逻辑门输入端连接到第一逻辑门的输出端，第二逻辑门输出端为信号端CLK2；第三逻辑门的两个输入端分别连接到输出信号端DP和DN，输出端为信号端EOS；第四逻辑门输入端连接到第三逻辑门输出端，输出端为信号端CLK1；第五逻辑门的两个输入端分别连接到输入信号端CLK和第六逻辑门的输出端；第六逻辑门的两个输入端分别连接到第五逻辑门的输出端和第三逻辑门输出信号端EOS；第七逻辑门的输入端连接到第六逻辑门的输出端，输出端即为输出信号端ENOUT；/n所述第一、第三、第五、第六逻辑门为与非逻辑门，第二、第四、第六逻辑门为非逻辑门；/n所述控制时钟产生电路的时钟控制逻辑为：当使能信号EN和复位信号RST任意一个为逻辑0时，复位开关管开关信号CLK2被复位到逻辑0，此时逐次逼近逻辑单元处于复位状态，时钟CLK和输入信号VIP、VIN的变化均不会影响输出；当使能信号EN和复位信号RST均为逻辑1时，输入信号VIP、VIN电平的变化将触发逐次逼近逻辑单元完成数据的锁存操作。/n
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