[发明专利]半导体线路制作工艺

摘要

本发明公开一种用以形成特定图形特征的半导体制作工艺，其步骤包含：在一基底上形成一目标层、一硬掩模层、以及多个等间隔排列的内核体，于该些内核体的侧壁形成间隙壁体，去除该些内核体使得该些间隙壁体在该硬掩模层上呈间隔排列，以该些间隙壁体为掩模图形化该硬掩模层，去除一预定区域外的硬掩模体，分别在该预定区域最两侧的数个该硬掩模体上覆盖一光致抗蚀剂，最后，以该光致抗蚀剂与剩余的硬掩模体为掩模图形化该目标层。

主权项

一种用以形成特定图形特征的半导体制作工艺，其包含下列步骤：依序在一基底上形成一目标层、一硬掩模层、以及多个等间隔排列的内核体，该些内核体具有一相同宽度；于该些内核体的侧壁形成间隙壁体，相邻的该些间隙壁体之间具有一沟槽；去除该些内核体，使得该些间隙壁体在该硬掩模层上呈间隔排列；以该些间隙壁体为掩模将该硬掩模层图形化为多个间隔排列的硬掩模体；去除位于一第一预定区域外的该些硬掩模体；分别在该第一预定区域中最两侧的数个该硬掩模体上覆盖第一光致抗蚀剂；以及以该第一光致抗蚀剂以及剩余的该些硬掩模体为掩模图形化该目标层。