[发明专利]半导体集成电路无效
| 申请号： | 200810080937.9 | 申请日： | 2008-02-29 |
| 公开（公告）号： | CN101256824A | 公开（公告）日： | 2008-09-03 |
| 发明（设计）人： | 增尾昭 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | G11C7/06 | 分类号： | G11C7/06;G11C11/416;G11C11/419;G11C29/04;H03K5/13;H03K5/135 |
| 代理公司： | 北京市金杜律师事务所 | 代理人： | 季向冈 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种具有晶体管偏差容许度而不会导致电路面积增大的延迟时钟电路以及具有该延迟时钟电路的半导体集成电路。在使输入时钟信号延迟的延迟时钟电路(16)中，具有第一和第二反相器(12、13)的构成要素被级联连接。延迟时钟控制电路(14)，在构成要素的输入转变时进行工作以使穿透电流流过第一和第二反相器(12、13)的连接结点并在预定时间发生电荷竞争。延迟时钟控制电路(14)，具有配置在电源线(VDD)与连接结点之间并在栅极上接收第二反相器(13)的输出的第一P型晶体管(15)。 | ||
| 搜索关键词： | 半导体 集成电路 | ||
【主权项】：
1.一种半导体集成电路，其特征在于：具有使输入时钟信号延迟的延迟时钟电路，上述延迟时钟电路的具有第一反相器和第二反相器的构成要素被级联连接，上述各构成要素具有延迟时钟控制电路，其在输入转变时进行工作，以使穿透电流流过上述第一反相器和上述第二反相器的连接结点并在预定时间发生电荷竞争。
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