[发明专利]晶片封装结构无效
申请号: | 200710087673.5 | 申请日: | 2007-03-13 |
公开(公告)号: | CN101266958A | 公开(公告)日: | 2008-09-17 |
发明(设计)人: | 吴燕毅;乔永超;邱介宏 | 申请(专利权)人: | 百慕达南茂科技股份有限公司 |
主分类号: | H01L23/488 | 分类号: | H01L23/488 |
代理公司: | 上海专利商标事务所有限公司 | 代理人: | 左一平 |
地址: | 百慕大*** | 国省代码: | 百慕大群岛;BM |
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摘要: | 本发明公开了一种晶片封装结构,其主要包括一基板、一晶片以及一导线架。此晶片是配置于基板上,且通过打线接合或是覆晶接合技术与基板电性连接。此晶片是且通过基板上的重配置线路层与导线架电性连接,如此,即可解决现有技术中当晶片尺寸缩小时,用以电性连接晶片与导线架的内引脚之间的打线导线的长度需要增长,所会遭遇到的打线导线易坍塌的问题,以提升其制作上的良率。 | ||
搜索关键词: | 晶片 封装 结构 | ||
【主权项】:
1. 一种晶片封装结构,其特征在于,包括:一基板,该基板的一表面具有一重配置线路层,其中该重配置线路层具有多条重配置导电迹线;一晶片,具有一主动面、一背面与多个配置于该主动面上的晶片焊垫,其中该晶片的背面固着于所述基板的表面上;多条打线导线,分别电性连接所述晶片焊垫与所述重配置导电迹线的一端;以及多个导线架引脚,配置于所述基板的表面上,其中至少部分的导线架引脚与相对应的所述重配置导电迹线的另一端电性连接。
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