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[发明专利]用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法-CN201680006700.9有效
发明人： J-W.杨;C-M.陈;M-T.吴;F.周;X.刘;C-S.苏;N.杜 -专利权人：硅存储技术公司
申请日： 2016-01-21 - 公布日： 2018-11-09 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种形成存储器件的方法，所述方法通过以下步骤进行：形成间隔开的第一区和第二区，在所述第一区和所述第二区之间具有沟道区；形成在所述沟道区的第一部分上方并且与所述第一部分绝缘的浮动栅；形成在所述浮动栅上方并且与所述浮动栅绝缘的控制栅；形成在所述第一区上方并且与所述第一区绝缘的擦除栅；以及形成在所述沟道区的第二部分上方并且与所述第二部分绝缘的选择栅。形成所述浮动栅包括在所述衬底上形成第一绝缘层，在所述第一绝缘层上形成第一导电层，以及执行两个单独的蚀刻以穿过所述第一导电层形成第一沟槽和第二沟槽。所述第一导电层的侧壁在所述第一沟槽处具有负斜率，并且所述第一导电层的侧壁在所述第二沟槽处是竖直的。
金属逻辑器件形成对准分裂存储单元阵列方法

[发明专利]金属浮栅在非易失性存储器中的集成-CN201680064218.0在审
发明人： F.周;X.刘;J-W.杨;N.杜 -专利权人：硅存储技术公司
申请日： 2016-10-14 - 公布日： 2018-07-17 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种非易失性存储器单元，所述非易失性存储器单元包括硅衬底、形成在所述硅衬底中的源极区和漏极区（其中所述衬底的沟道区被限定在所述源极区与所述漏极区之间）、设置在所述沟道区的第一部分上方并且与所述沟道区的第一部分绝缘的金属浮栅、设置在所述金属浮栅上方并且与所述金属浮栅绝缘的金属控制栅、设置在所述源极区上方并且与所述源极区绝缘的多晶硅擦除栅、以及设置在所述沟道区的第二部分上方并且与所述沟道区的第二部分绝缘的多晶硅字线栅。
沟道区金属浮栅源极区绝缘非易失性存储器单元硅衬底漏极区非易失性存储器多晶硅字线成本发明擦除栅多晶硅控制栅衬底金属

[发明专利]制造具有绝缘体上硅衬底的嵌入式存储器设备的方法-CN201680058275.8在审
发明人： C-S.苏;M.塔达尤尼;N.杜 -专利权人：硅存储技术公司
申请日： 2016-08-02 - 公布日： 2018-06-12 - 主分类号： H01L21/02 文献下载
摘要：本发明公开了一种在相同的绝缘体上硅衬底上形成具有存储器单元和逻辑设备的半导体器件的方法。所述方法包括提供衬底，所述衬底包括硅、直接在所述硅上方的第一绝缘层，以及直接在所述第一绝缘层上方的硅层。使硅在所述衬底的第一（存储器）区域中的所述硅层上而不在所述衬底的第二（逻辑设备）区域中外延生长，使得所述硅层在所述衬底的所述第一区域中相对于所述衬底的所述第二区域较厚。存储器单元形成在所述衬底的所述第一区域中，并且逻辑设备形成在所述衬底的所述第二区域中。
衬底逻辑设备硅层绝缘层存储器单元绝缘体上硅第二区域第一区域嵌入式存储器半导体器件存储器生长制造

[发明专利]用于闪存存储器的动力驱动优化-CN201680061276.8在审
发明人： V.蒂瓦里;N.杜 -专利权人：硅存储技术公司
申请日： 2016-09-13 - 公布日： 2018-06-08 - 主分类号： G11C11/56 文献下载
摘要：本发明公开了一种存储器设备以及操作方法，所述存储器设备包括非易失性存储器单元阵列和控制器。所述控制器被配置为使用具有第一能量裕度的操作电压对第一多个所述非易失性存储器单元执行操作(例如，擦除、编程等)，并且使用具有大于所述第一能量裕度的第二能量裕度的操作电压对第二多个所述非易失性存储器单元执行所述相同操作。不同能量裕度的所述操作基于被存储数据的所需存储寿命(用于使数据被存储较短时间段的较低能量裕度)以节省能量和减少磨损。
能量裕度非易失性存储器单元存储器设备操作电压控制器非易失性存储器单元阵列闪存存储器存储寿命存储数据动力驱动短时间段低能量擦除裕度编程磨损存储配置优化

[发明专利]具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造方法-CN201480021799.0有效
发明人： N.杜;J.金;X.刘 -专利权人：硅存储技术公司
申请日： 2014-04-16 - 公布日： 2018-04-17 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种存储器装置及其制造方法，其中在半导体材料衬底中形成沟槽。源极区形成于所述沟槽下方，并且位于所述源极区和漏极区之间的沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的表面延伸的第二部分。浮栅设置在所述沟槽中，并且与所述沟道区第一部分绝缘以便控制其导电性。控制栅设置在所述沟道区第二部分上面并且与其绝缘，以便控制其导电性。擦除栅至少部分地设置在所述浮栅上面并且与其绝缘。导电耦合栅设置在所述沟槽中，邻近所述浮栅并且与其绝缘，并且位于所述源极区上面且与其绝缘。
具有对准擦除非易失性存储器单元及其制造方法

[发明专利]低漏电流低阈值电压分离栅闪存单元操作-CN201480008708.X有效
发明人： N.杜;S.M.伦克;J.金;J.尤;A.科托夫;Y.特卡彻夫 -专利权人：硅存储技术公司
申请日： 2014-02-28 - 公布日： 2018-04-06 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种读取存储器装置的方法，所述存储器装置具有形成在衬底上的数行和数列存储器单元，其中每个存储器单元包括其间具有沟道区(18)的间隔开的第一区(16)和第二区(14)、设置在所述沟道区的第一部分上面的浮栅(22)、设置在所述沟道区的第二部分上面的选择栅(20)、设置在所述浮栅上面的控制栅(26)、以及设置在所述第一区上面的擦除栅(24)。所述方法包括在读取操作期间将小的正电压施加在未选择的源极线(16)上，并且/或者将小的负电压施加在未选择的字线(20)上以抑制亚阈值漏电流并从而改进读取性能。
漏电阈值电压分离闪存单元操作

[发明专利]用单个多晶硅层形成浮动栅极存储单元的半导体存储阵列的自对准方法-CN201380050874.1有效
发明人： N.杜;V.蒂瓦里;H.V.特兰;X.刘 -专利权人：硅存储技术公司
申请日： 2013-07-31 - 公布日： 2017-10-13 - 主分类号： H01L21/336 文献下载
摘要：一种形成半导体存储单元的方法，其包括从同一多晶硅层形成浮动栅极及控制栅极。绝缘层、导电层及第二绝缘材料层形成于衬底之上。沟槽形成于所述第二绝缘材料中，其向下延伸到所述导电层且暴露所述导电层。间隔物形成于所述沟槽中，通过在所述沟槽的底部的较小及所界定间隙来隔开，所述间隙暴露所述导电层的一部分。接着借由通过所述间隙执行各向异性蚀刻，而形成通过所述导电层的所述暴露部分的沟槽。所述沟槽填充有第三绝缘材料。所述导电层的所选择部分被移除，从而留下其通过所述第三绝缘材料所隔开的两个区块。
单个多晶形成浮动栅极存储单元半导体阵列对准方法

[发明专利]具有增大沟道区有效宽度的非易失性存储器单元及其制作方法-CN201480009411.5有效
发明人： N.杜;H.V.特兰;C.S.苏;P.滕塔苏德 -专利权人：硅存储技术公司
申请日： 2014-03-03 - 公布日： 2017-05-24 - 主分类号： H01L27/115 文献下载
摘要：本发明提供一种具有间隔开的平行隔离区(128)的存储器装置阵列，所述存储器装置阵列形成在半导体衬底(12)中，其中每对相邻隔离区之间都有一个有源区。每个隔离区都包括形成到衬底表面中的沟槽以及形成在所述沟槽中的绝缘材料。所述绝缘材料的顶表面的若干部分凹陷以低于所述衬底的所述表面。每个有源区都包括一列存储器单元，所述存储器单元各自具有间隔开的第一区域和第二区域(16)，其中沟道区(18)位于两者间；在第一沟道区部分上方的浮栅(22)；以及在第二沟道区部分上方的选择栅(20)。所述选择栅被形成为连续字线，所述连续字线垂直于所述隔离区延伸并且各自形成用于一行所述存储器单元的所述选择栅。每条字线的若干部分向下延伸到所述沟槽中。
具有增大沟道有效宽度非易失性存储器单元及其制作方法

[发明专利]形成用于非易失性存储器阵列的叠层栅结构的方法-CN201380022225.0有效
发明人： W.托伦;X.刘;G.梅茨格尔-布吕克尔;N.杜;S.维格;N.米里迪;C.苏;C.伯纳迪;L.奎瓦斯;F.居约;Y.陈;H.奧马尼;M.塔达约尼 -专利权人：硅存储技术公司
申请日： 2013-02-01 - 公布日： 2017-05-24 - 主分类号： H01L21/28 文献下载
摘要：一种用于非易失性存储器阵列的叠层栅结构具有半导体衬底，所述半导体衬底具有多个基本上平行的间隔开的有源区。叠层栅结构在有源区上方形成，并且每一个包括在每个叠层栅结构之间的在垂直于第一方向的第二方向上的第一绝缘材料，在所述有源区上方的第二绝缘材料，在所述第二绝缘材料上方的电荷维持栅极，在所述电荷维持栅极上方的第三绝缘材料，在所述第三绝缘材料上方的控制栅极的第一部分，所述控制栅极的第二部分在所述控制栅极的所述第一部分的顶部表面上方以及在与之相邻并沿所述第二方向延伸的所述第一绝缘材料的顶部表面上方，并且第四绝缘材料在所述控制栅极的所述第二部分上方。
形成用于非易失性存储器阵列叠层栅结构方法

[发明专利]带有衬底应激区的分裂栅存储器单元及其制作方法-CN201380050696.2有效
发明人： M.塔达尤尼;N.杜 -专利权人：硅存储技术公司
申请日： 2013-07-31 - 公布日： 2017-05-10 - 主分类号： G11C11/34 文献下载
摘要：一种存储器设备及其制作方法，所述存储器设备具有第一导电类型的半导体材料的衬底；所述衬底中第二导电类型的隔开的第一区域和第二区域，在所述衬底中两者之间带有沟道区；在所述衬底上方且与所述衬底绝缘的导电浮动栅极，其中所述浮动栅极被布置为至少部分地在所述第一区域和所述沟道区的第一部分上方；横向地邻近所述浮动栅极且与所述浮动栅极绝缘的导电第二栅极，其中所述第二栅极被布置为至少部分地在所述沟道区第二部分上方并且与所述沟道区第二部分绝缘；以及形成于所述第二栅极下方的所述衬底中的嵌入碳化硅应激区。
带有衬底应激分裂存储器单元及其制作方法

[发明专利]通过使用增强的横向控制栅与浮栅耦合而改进缩放的分裂栅闪存单元-CN201580042672.1在审
发明人： J.杨;M.吴;C.陈;C.苏;N.杜 -专利权人：硅存储技术公司
申请日： 2015-07-13 - 公布日： 2017-04-19 - 主分类号： H01L27/115 文献下载
摘要：本发明涉及非易失性存储器单元，所述非易失性存储器单元包括第一导电类型的半导体衬底、在第二导电类型的衬底中间隔开的第一区和第二区，在所述衬底中两者之间具有沟道区。浮栅具有竖直设置在所述沟道区的第一部分上方的第一部分和竖直设置在所述第一区上方的第二部分。所述浮栅包括终止于一个或多个尖锐边缘的倾斜上表面。擦除栅竖直设置在所述浮栅上方，其中所述一个或多个尖锐边缘面向所述擦除栅。控制栅具有横向相邻于所述浮栅设置并竖直设置在所述第一区上方的第一部分。选择栅具有竖直设置在所述沟道区的第二部分上方并横向相邻于所述浮栅的第一部分。
通过使用增强横向控制耦合改进缩放分裂闪存单元

[发明专利]通过减小掺杂剂在栅极之下的扩散来形成存储器单元的方法-CN201380044065.X有效
发明人： X.刘;M.塔达尤尼;C-S.苏;N.杜 -专利权人：硅存储技术公司
申请日： 2013-07-29 - 公布日： 2017-02-22 - 主分类号： H01L21/336 文献下载
摘要：一种形成存储器单元的方法包括在衬底上方形成导电浮置栅极，在所述浮置栅极上方形成导电控制栅极，在所述浮置栅极的一侧横向形成导电擦除栅极并在所述浮置栅极的所述一侧的相对侧横向形成导电选择栅极。在所述浮置栅极和所述选择栅极形成之后，所述方法包括使用以相对于所述衬底的表面小于九十度且大于零度的角度注入掺杂剂的注入过程，将所述掺杂剂注入到所述选择栅极下的所述沟道区的部分中。
通过减小掺杂栅极之下扩散形成存储器单元方法

[发明专利]体/SOI混合衬底上的嵌入式存储器器件及制造其的方法-CN201580014057.X在审
发明人： C-S.苏;M.塔达尤尼;H.V.特兰;N.杜 -专利权人：硅存储技术公司
申请日： 2015-02-11 - 公布日： 2016-11-09 - 主分类号： H01L21/28 文献下载
摘要：半导体器件具有带有第一区域(20)和第二区域(22)的硅衬底，所述第一区域（20）包括掩埋的绝缘层(10b)，其在所述绝缘层上方和下方具有硅；在所述第二区域（22）中，所述衬底没有设置在任何硅下方的掩埋的绝缘体。逻辑MOS器件(62)形成于在所述绝缘层上方的所述硅(10c)中的所述第一区域中。存储器单元(49)形成于所述第二区域中，所述第二区域包括形成于所述衬底中并且将沟道区(47)限定在其间的间隔开的第二源极区和第二漏极区(42,48)，设置在所述沟道区的第一部分上方并且与其绝缘的浮栅(34)，以及设置在所述沟道区的第二部分上方并且与其绝缘的选择栅(44)。
soi 混合衬底嵌入式存储器器件制造方法

[发明专利]字节可擦除非易失性存储器架构及其擦除方法-CN201480074220.7在审
发明人： N.杜 -专利权人：硅存储技术公司
申请日： 2014-12-15 - 公布日： 2016-09-07 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了布置成行和列的存储器单元，每个存储器单元具有相等击穿电压的源极区和漏极区、以及在沟道区上方的浮栅和控制栅。所述存储器单元行布置成群集，每个群集具有仅将该群集中的所有所述源极区连接的源极线。字线各自连接一行存储器单元的所有所述控制栅。位线各自连接一列存储器单元的所有所述漏极区。源极线互连件各自连接一列群集的所有所述源极线。一个群集可通过以下方式来擦除：将正电压施加到用于该群集的字线并将接地电位施加到其他字线；将接地电位施加到用于该群集的所述源极线互连件并将正电压施加到其他源极线互连件；以及将接地电位施加到用于该群集的所述位线并将正电压施加到其他位线。
字节擦除非易失性存储器架构及其方法

[发明专利]在沟槽中具有俘获电荷层的非易失性存储器单元和阵列以及其制造方法-CN201480007861.0在审
发明人： N.杜 -专利权人：硅存储技术公司
申请日： 2014-01-16 - 公布日： 2015-10-07 - 主分类号： H01L29/792 文献下载
摘要：本发明公开了一种存储器单元，所述存储器单元在衬底的表面中包括沟槽。第一和第二间隔开的区(14,16)形成于所述衬底中，其中所述区之间存在沟道区。所述第一区(14)形成于所述沟槽下方。所述沟道区包括沿所述沟槽的侧壁延伸的第一部分(18b)和沿所述衬底的所述表面延伸的第二部分(18a)。所述沟槽中的电荷俘获层(22)与所述沟道区的所述第一部分相邻并且与所述第一部分绝缘，用于控制所述沟道区第一部分的导电。所述沟槽中的导电栅极(20)与所述电荷俘获层相邻并且与所述电荷俘获层和所述第一区绝缘，并且电容性地耦接至所述电荷俘获层。导电控制栅(24)设置在所述沟道区的所述第二部分上方并且与所述第二部分绝缘，用于控制所述第二部分的导电。
沟槽具有俘获电荷非易失性存储器单元阵列及其制造方法

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