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[发明专利]具有单独的存储器读取、编程和擦除的闪存存储器阵列-CN201780030450.7有效
发明人： X.郭;F.M.巴亚特;D.斯特鲁科夫;N.杜;H.V.陈;V.蒂瓦里 -专利权人：硅存储技术公司;加州大学评议会
申请日： 2017-04-23 - 公布日： 2023-04-07 - 主分类号： G11C7/00 文献下载
摘要：本发明公开了一种提供单独的存储器单元读取、写入和擦除的存储器设备。在以行和列布置的存储器单元的阵列中，每列存储器单元包括列位线、用于偶数行单元的第一列控制栅极线和用于奇数行单元的第二列控制栅极线。每行存储器单元包括行源极线。在另一个实施方案中，每列存储器单元包括列位线和列源极线。每行存储器单元包括行控制栅极线。在另一个实施方案中，每列存储器单元包括列位线和列擦除栅极线。每行存储器单元包括行源极线、行控制栅极线和行选择栅极线。
具有单独存储器读取编程擦除闪存阵列

[发明专利]衬底沟槽中具有浮栅的双位非易失性存储器单元-CN201810011007.1有效
发明人：王春明;刘国勇;X.刘;邢精成;刁颖;N.杜 -专利权人：硅存储技术公司
申请日： 2018-01-05 - 公布日： 2023-04-07 - 主分类号： H10B41/30 文献下载
摘要：本发明公开了双位存储器单元，所述双位存储器单元包括在半导体衬底的所述上表面的第一沟槽和第二沟槽中形成的间隔开的第一浮栅和第二浮栅。擦除栅或一对擦除栅分别设置在所述浮栅上方并且与所述浮栅绝缘。字线栅设置在介于所述第一沟槽和所述第二沟槽之间的所述上表面的一部分上方并且与所述第一沟槽和所述第二沟槽绝缘。在所述第一沟槽下方的所述衬底中形成第一源极区，并且在所述第二沟槽下方的所述衬底中形成第二源极区。所述衬底的连续沟道区沿着所述第一沟槽的侧壁、沿着介于所述第一沟槽和所述第二沟槽之间的所述上表面的所述部分、沿着所述第二沟槽的侧壁，从所述第一源极区延伸并且到所述第二源极区。
衬底沟槽具有非易失性存储器单元

[发明专利]采用单独存储器单元读取、编程和擦除的存储器单元阵列-CN201780030383.9有效
发明人： H.V.陈;V.蒂瓦里;N.杜 -专利权人：硅存储技术公司
申请日： 2017-05-11 - 公布日： 2023-03-21 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种存储器设备和擦除该存储器设备的方法，该存储器设备包括半导体材料衬底，和形成在衬底上并布置成行和列的阵列的多个存储器单元。存储器单元中的每一个储器单元包括在衬底中间隔开的源极区和漏极区，其中衬底中的沟道区在源极区和漏极区之间延伸，设置在沟道区的与源极区相邻的第一部分上方并与该第一部分绝缘的浮栅，设置在沟道区的与漏极区相邻的第二部分上方并与该第二部分绝缘的选择栅，以及设置在源极区上方并与源极区绝缘的编程擦除栅。单独或与选择栅极线或源极线组合的编程擦除栅极线沿列方向布置，使得每个存储器单元可以被单独编程、读取和擦除。
采用单独存储器单元读取编程擦除阵列

[发明专利]具有金属栅极的分裂栅极非易失性闪存存储器单元及其制造方法-CN201680064295.6有效
发明人： C.苏;F.周;J-W.杨;H.V.陈;N.杜 -专利权人：硅存储技术公司
申请日： 2016-10-17 - 公布日： 2022-04-22 - 主分类号： H01L27/11521 文献下载
摘要：本发明提供了一种存储器器件，包括硅衬底，该硅衬底具有在存储器单元区域中的平面的上表面，以及在逻辑器件区域中的向上延伸的硅鳍。硅鳍包括向上延伸且终止于顶表面处的侧表面。逻辑器件包括间隔开的源极区和漏极区，其中沟道区(沿顶表面和侧表面)在源极区和漏极区之间延伸；以及设置在顶表面之上且横向设置为与侧表面相邻的导电逻辑门。存储器单元包括间隔开的源极区和漏极区，其中第二沟道区在源极区和漏极区之间延伸；设置在第二沟道区的一个部分之上的导电浮置栅极；设置在第二沟道区的另一部分之上的导电字线栅极；设置在浮置栅极之上的导电控制栅极；以及设置在源极区之上的导电擦除栅极。
具有金属栅极分裂非易失性闪存存储器单元及其制造方法

[发明专利]使用非易失性存储器阵列的深入学习神经网络分类器-CN201780030390.9有效
发明人： F.M.巴亚特;X.郭;D.斯特鲁科夫;N.杜;H.V.陈;V.蒂瓦里;M.雷藤 -专利权人：硅存储技术公司;加州大学评议会
申请日： 2017-05-12 - 公布日： 2022-03-18 - 主分类号： G06N3/04 文献下载
摘要：本发明公开了一种人工神经网络设备，该人工神经网络设备利用一个或多个非易失性存储器阵列作为突触。该突触被配置为接收输入并且从其生成输出。神经元被配置为接收输出。该突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：间隔开的源极区和漏极区，该源极区和漏极区在半导体基板中形成，其中沟道区在源极区和漏极区之间延伸；浮栅，该浮栅设置在沟道区的第一部分上方并且与其绝缘；和非浮栅，该非浮栅设置在沟道区的第二部分上方并且与其绝缘。多个存储器单元中的每个存储器单元被配置为存储权重值，该权重值与浮栅上的电子数量相对应。多个存储器单元被配置为将所述输入乘以所存储的权重值以生成输出。
使用非易失性存储器阵列深入学习神经网络分类

[发明专利]用单独的字线和擦除栅形成闪存存储器的方法-CN201680061627.5有效
发明人： C-M.陈;M-T.吴;J-W.杨;C-S.苏;N.杜 -专利权人：硅存储技术公司
申请日： 2016-10-14 - 公布日： 2021-11-26 - 主分类号： G11C16/02 文献下载
摘要：本发明公开了一种形成非易失性存储器单元的方法，所述方法包括在衬底中形成间隔开的第一区和第二区，将沟道区限定在其间。浮栅形成在所述沟道区的第一部分上方并且在所述第一区的一部分上方，其中所述浮栅包括设置在所述第一区上方的锋利边缘。隧道氧化物层形成在所述锋利边缘周围。擦除栅形成在所述第一区上方，其中所述擦除栅包括面向所述锋利边缘的凹口，并且其中所述凹口通过所述隧道氧化物层与所述锋利边缘绝缘。字线栅形成在所述沟道区的与所述第二区相邻的第二部分上方。在所述隧道氧化物层和所述擦除栅的所述形成之后执行所述字线栅的所述形成。
单独擦除形成闪存存储器方法

[发明专利]虚拟接地非易失性存储器阵列-CN201580061556.4有效
发明人： H.V.陈;H.Q.阮;N.杜 -专利权人：硅存储技术公司
申请日： 2015-11-10 - 公布日： 2021-08-27 - 主分类号： H01L27/11521 文献下载
摘要：一种存储器装置具有存储器单元对，该存储器单元对均具有单个连续沟道区、沟道区的第一部分和第二部分上方的第一浮栅和第二浮栅、沟道区的介于沟道区的第一部分和第二部分之间的第三部分上方的擦除栅以及在第一浮栅和第二浮栅上方的第一控制栅和第二控制栅。对于存储器单元对中的每一者，第一区电连接到同一有源区中的相邻存储器单元对的第二区，并且第二区电连接到同一有源区中的相邻存储器单元对的第一区。
虚拟接地非易失性存储器阵列

[发明专利]具有浮栅、字线、擦除栅的分裂栅非易失性存储器单元-CN201680040486.9有效
发明人： J-W.杨;M-T.吴;C-M.陈;M.塔达约尼;C-S.苏;N.杜 -专利权人：硅存储技术公司
申请日： 2016-06-17 - 公布日： 2021-04-20 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种存储器设备，所述存储器设备包括硅半导体衬底，形成于所述衬底中且其间具有沟道区的间隔开的源极区和漏极区，以及设置在所述沟道区的第一部分和所述源极区的第一部分上方的导电浮栅。擦除栅包括第一部分和第二部分，所述第一部分与所述浮栅横向相邻且在所述源极区上方，并且所述第二部分向上且在所述浮栅上方延伸。导电字线栅设置在所述沟道区的第二部分上方。所述字线栅与所述浮栅横向相邻地设置，并且不包括设置在所述浮栅上方的部分。将所述字线栅与所述沟道区的第二部分分开的绝缘厚度小于将所述浮栅与所述擦除栅分开的绝缘厚度。
具有字线擦除分裂非易失性存储器单元

[发明专利]非易失性分裂栅存储器装置及其操作方法-CN201580053591.1有效
发明人： H.V.陈;H.Q.阮;N.杜 -专利权人：硅存储技术公司
申请日： 2015-09-14 - 公布日： 2021-03-30 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在所述半导体衬底中以多个行和列布置。每个存储器单元包括位于所述半导体衬底表面上的第二导电类型的第一区，以及位于所述半导体衬底表面上的所述第二导电类型的第二区。沟道区位于所述第一区和所述第二区之间。字线覆盖在所述沟道区的第一部分上面并与其绝缘，并且与所述第一区相邻且几乎不与或完全不与所述第一区重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并响应于此生成多个控制信号，随后将第一负电压施加至未选择存储器单元的字线。在编程、读取或擦除操作期间，可将负电压施加至所述未选择存储器单元的所述字线。
非易失性分裂存储器装置及其操作方法

[发明专利]形成分裂栅存储器单元的方法-CN201910588914.7在审
发明人：邢精成;C.王;G.Y.刘;刁颖;X.刘;N.杜 -专利权人：硅存储技术公司
申请日： 2019-07-02 - 公布日： 2021-01-05 - 主分类号： H01L27/11521 文献下载
摘要：本公开涉及形成分裂栅存储器单元的方法。本发明公开了一种形成存储器设备的方法，包括在第一导电层上形成第二绝缘层，该第一导电层形成在第一绝缘层上，该第一绝缘层形成在半导体基板上。在第二绝缘层中形成向下延伸到第一导电层的一部分并且暴露该第一导电层的一部分的沟槽，该部分被蚀刻或氧化以具有凹形上表面。沿沟槽的侧壁形成两个绝缘间隔部，该两个绝缘间隔部具有彼此面对的内表面和彼此背离的外表面。源极区形成于基板中的绝缘间隔部之间。第二绝缘层以及第一导电层的一部分被去除以在绝缘间隔部下方形成浮栅。在浮栅的侧表面上形成第三绝缘层。沿外表面形成两个导电间隔部。在基板中相邻于导电间隔部形成漏极区。
形成分裂存储器单元方法

[发明专利]形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法-CN201910598339.9在审
发明人： C.王;X.刘;N.杜;邢精成;G.Y.刘;刁颖 -专利权人：硅存储技术公司
申请日： 2019-07-04 - 公布日： 2021-01-05 - 主分类号： H01L21/336 文献下载
摘要：本发明题为“形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法”。本发明公开了一种形成存储器设备的方法，所述方法包括使用第一多晶硅沉积在半导体衬底上方形成第一多晶硅层，在所述第一多晶硅层上形成绝缘间隔物，以及移除所述第一多晶硅层中的一些以在所述绝缘间隔物下面留下第一多晶硅块。源极区形成在邻近所述第一多晶硅块的第一侧表面的所述衬底中。第二多晶硅层使用第二多晶硅沉积形成。部分地移除所述第二多晶硅层以在所述衬底上方留下第二多晶硅块并且与所述第一多晶硅块的第二侧表面相邻。第三多晶硅层使用第三多晶硅沉积形成。部分地移除所述第三多晶硅层以在所述源极区上方留下第三多晶硅块。漏极区形成在与所述第二多晶硅块相邻的所述衬底中。
形成具有间隔限定离散多晶分裂闪存存储器单元方法

[发明专利]具有同时形成的低电压逻辑器件和高电压逻辑器件的非易失性存储器阵列-CN201580065744.4有效
发明人： F.周;X.刘;N.杜 -专利权人：硅存储技术公司
申请日： 2015-11-06 - 公布日： 2020-11-13 - 主分类号： H01L27/11546 文献下载
摘要：本发明提供了一种存储器单元，所述存储器单元包括：位于衬底中的源极区和漏极区，所述二者之间具有沟道区；擦除栅，所述擦除栅位于所述源极区上方；浮栅，所述浮栅位于第一沟道区部分上方；控制栅，所述控制栅位于所述浮栅上方；以及字线栅，所述字线栅位于第二沟道区部分上方。第一逻辑器件包括位于所述衬底中的第二源极区和漏极区，所述二者之间具有位于第一逻辑门下方的第二沟道区。第二逻辑器件包括位于所述衬底中的第三源极区和漏极区，所述二者之间具有位于第二逻辑门下方的第三沟道区。所述字线栅、所述第一逻辑门和所述第二逻辑门包括相同的导电金属材料。所述第二逻辑门凭借第一绝缘体并且凭借第二绝缘体而与所述第三沟道区绝缘。第一逻辑门凭借第二绝缘体而非凭借第一绝缘体与第二沟道区绝缘。
具有同时形成电压逻辑器件非易失性存储器阵列

[发明专利]形成分裂栅存储器单元阵列及低和高电压逻辑器件的方法-CN201680006721.0有效
发明人： M-T.吴;J-W.杨;C.苏;C-M.陈;N.杜 -专利权人：硅存储技术公司
申请日： 2016-01-19 - 公布日： 2020-10-30 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种在具有存储器区域、LV区域和HV区域的衬底上形成存储器设备的方法，该方法包括在存储器区域中形成数对间隔开的存储器叠堆；在衬底上方形成与衬底绝缘的第一导电层；在第一导电层上形成第一绝缘层并从存储器区域和HV区域去除第一绝缘层；执行导电材料沉积以加厚存储器区域和HV区域中的第一导电层，并在LV区域中的第一绝缘层上形成第二导电层；执行蚀刻以减薄存储器区域和HV区域中的第一导电层，并去除LV区域中的第二导电层；从LV区域去除第一绝缘层；以及对第一导电层进行图案化以在存储器区域、LV区域和HV区域中形成第一导电层的区块。
形成分裂存储器单元阵列电压逻辑器件方法

[发明专利]高密度分裂栅存储器单元-CN201680006745.6有效
发明人： N.杜;X.刘;V.蒂瓦里;H.V.陈 -专利权人：硅存储技术公司
申请日： 2016-01-19 - 公布日： 2020-10-16 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种形成存储器设备的方法，该方法包括在衬底上形成第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层。第一沟槽穿过第三绝缘层、第二导电层、第二绝缘层和第一导电层形成，从而使第一导电层的侧面部分暴露。第四绝缘层形成在第一沟槽的底部处，第四绝缘层沿着第一导电层的暴露部分延伸。第一沟槽填充有导电材料。第二沟槽穿过第三绝缘层、第二导电层、第二绝缘层和第一导电层形成。漏极区形成在第二沟槽下方的衬底中。产生一对存储器单元，其中单个连续沟道区在所述对存储器单元的漏极区之间延伸。
高密度分裂存储器单元

[发明专利]分裂栅闪存阵列和逻辑器件的集成-CN201680013626.3有效
发明人： C-M.陈;J-W.杨;C-S.苏;M-T.吴;N.杜 -专利权人：硅存储技术公司
申请日： 2016-03-02 - 公布日： 2020-10-09 - 主分类号： H01L27/11534 文献下载
摘要：本发明公开了一种存储器设备，所述存储器设备包括具有存储器区域(16)和逻辑器件区域(18)的半导体衬底。多个存储器单元形成于所述存储器区域中，每个存储器单元包括第一源极区和第一漏极区，其间具有第一沟道区；设置在所述第一沟道区的第一部分上方的浮栅；设置在所述浮栅上方的控制栅；设置在所述第一沟道区的第二部分上方的选择栅；以及设置在所述源极区上方的擦除栅。多个逻辑器件形成于所述逻辑器件区域中，每个逻辑器件包括第二源极区和第二漏极区，其间具有第二沟道区；以及设置在所述第二沟道区上方的逻辑门。所述衬底上表面在所述存储器区域中比在所述逻辑器件区域中凹陷得更低，使得所述更高的存储器单元具有与所述逻辑器件类似的上部高度。
分裂闪存阵列逻辑器件集成

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