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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]晶体管和用于制作晶体管的方法-CN201811419446.2有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2015-01-07 - 公布日： 2023-10-03 - 主分类号： H01L21/8238 文献下载
摘要：本发明涉及晶体管和用于制作晶体管的方法。在提供有掩埋氧化层(BOX)的绝缘体上硅(SOI)半导体晶片上，例如FD‑SOI和UTBB器件，构造具有部分凹陷栅极的晶体管。外延生长的沟道区域放松了对掺杂源极和漏极分布的设计的约束。部分凹陷栅极和抬升的外延的源极和漏极区域的形成允许进一步地改善晶体管性能和降低比如漏极致势垒降低(DIBL)的短沟道效应，以及控制特有的亚阈值斜率。由先进工艺控制协助，可以变化栅极凹陷以相对于掺杂分布将沟道置于不同的深度。部分凹陷栅极具有最初与栅极的三个侧面相接触地形成的相关的高k栅极电介质。随后去除高k侧壁以及用更低k的氮化硅封料替代降低了在栅极与源极和漏极区域之间的电容。
晶体管用于制作方法

[发明专利]用于集成电路晶体管器件的背侧源极-漏极接触及其制作方法-CN201810483416.1有效
发明人： J·H·张;W·克利迈耶 -专利权人：意法半导体公司
申请日： 2015-01-19 - 公布日： 2023-08-01 - 主分类号： H01L27/092 文献下载
摘要：本发明的各个实施例涉及用于集成电路晶体管器件的背侧源极‑漏极接触及其制作方法。集成电路晶体管形成在衬底上和在衬底中。用金属材料至少部分地填充在衬底中的沟槽，以形成埋置在衬底中的源极(或者漏极)接触。衬底进一步包括外延生长在源极(或者漏极)接触上方的源极(或者漏极)区域。衬底进一步包括与源极(或者漏极)区域相邻的沟道区域。在沟道区域的顶上设置栅极电介质并且在栅极电介质的顶上提供栅极电极。衬底优选地是绝缘体上硅(SOI)类型。
用于集成电路晶体管器件背侧源极接触及其制作方法

[发明专利]用于增强电荷载流子的迁移率的方法和设备-CN201910194828.8有效
发明人： J·H·张;牛成玉;杨珩 -专利权人：意法半导体公司
申请日： 2013-12-10 - 公布日： 2023-07-11 - 主分类号： H01L21/28 文献下载
摘要：本发明用于增强电荷载流子的迁移率的方法和设备。一种集成电路可以包括两个类型的半导体器件。第一类型的器件可以包括金属栅极和以第一方式应变的沟道。第二类型的器件可以包括金属栅极和以第二方式应变的沟道。栅极可以共同地包括三种或者更少金属材料。栅极可以共享相同金属材料。一种在集成电路上形成半导体器件的方法可以包括分别在集成电路的与第一和第二栅极对应的第一和第二区域中沉积第一和第二金属层。
用于增强电荷载流子迁移率方法设备

[发明专利]碳化硅静电感应晶体管以及用于制作碳化硅静电感应晶体管的工艺-CN201910419476.1有效
发明人： J·H·张;P·莫林 -专利权人：意法半导体公司
申请日： 2015-03-27 - 公布日： 2023-07-04 - 主分类号： H01L21/04 文献下载
摘要：一种静电感应晶体管被形成在掺杂有第一导电类型的碳化硅衬底上。在碳化硅衬底的顶表面中的第一凹陷区域由原位掺杂有第二导电类型的外延生长栅极区域填充。原位掺杂有第一导电类型的外延生长沟道区域被定位在邻近的外延沟道区域之间。原位掺杂有第一导电类型的外延生长源极区域被定位在外延沟道区域上。碳化硅衬底的底表面包括与沟道区域纵向对准并且被硅化以支持形成漏极接触的第二凹陷区域。源极区域的顶表面被硅化以支持形成源极接触。栅极引线被外延生长并且电耦合到栅极区域，其中栅极引线被硅化以支持形成栅极接触。
碳化硅静电感应晶体管以及用于制作工艺

[发明专利]集成电路的预金属化电介质或层间电介质层中的接触结构-CN201811384759.9有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2023-03-28 - 主分类号： H01L23/522 文献下载
摘要：一种集成电路包括源漏区、与该源漏区相邻的沟道区、在该沟道区之上延伸的栅极结构以及在该栅极结构的一侧上并且在该源漏区之上延伸的侧壁间隔物。提供了与该侧壁间隔物接触并且具有顶表面的电介质层。该栅极结构包括栅极电极和从该栅极电极作为突起延伸到达该顶表面的栅极接触。该栅极电极的侧表面与栅极接触的侧表面相互对准。定位在该栅极电极与该沟道区之间的用于晶体管的栅极电介质层在该栅极电极与该侧壁间隔物之间延伸并且进一步在该栅极接触与该侧壁间隔物之间延伸。
集成电路金属化电介质中的接触结构

[发明专利]集成电路器件和制作技术-CN201711332278.9有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2013-12-16 - 公布日： 2022-04-05 - 主分类号： H01L21/84 文献下载
摘要：集成电路器件和制作技术。一种半导体器件制作方法可以包括在相同处理步骤中掺杂集成电路的衬底的第一和第二部分。第一部分对应于半导体器件的掺杂的区域。第二部分对应于过孔接触。该方法还可以包括在掺杂之后形成半导体器件的栅极。
集成电路器件制作技术

[发明专利]集成电路器件和制作技术-CN201711332267.0有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2013-12-16 - 公布日： 2022-01-07 - 主分类号： H01L21/768 文献下载
摘要：集成电路器件和制作技术。一种半导体器件制作方法可以包括在相同处理步骤中掺杂集成电路的衬底的第一和第二部分。第一部分对应于半导体器件的掺杂的区域。第二部分对应于过孔接触。该方法还可以包括在掺杂之后形成半导体器件的栅极。
集成电路器件制作技术

[发明专利]用于高性能逻辑电路的全环栅模块化互连-CN202011202036.X在审
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2016-06-30 - 公布日： 2021-02-02 - 主分类号： H01L23/538 文献下载
摘要：一种模块化互连结构促进由竖直GAA FET构建复杂还紧凑的集成电路。该模块化互连结构包括到晶体管端子的环形金属触点、径向地从竖直纳米线向外延伸的堆叠盘的扇区、以及采用杆形式的过孔。安装到径向扇区互连的延伸接片准许从每个晶体管端子扇出信号。通过线性区段联接相邻互连。不像常规的集成电路，如在此所描述的模块化互连与晶体管同时形成。竖直GAA与非门和或非门提供用于创建所有类型的逻辑门以实施任何期望的布尔逻辑函数的构建块。该模块化互连结构使得堆叠的竖直GAA FET成为可能。该模块化互连结构准许使用标准的CMOS工艺在硅衬底上集成各种专用竖直GAA器件。
用于性能逻辑电路全环栅模块化互连

[发明专利]用于高性能逻辑电路的全环栅模块化互连-CN201610509397.6有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2016-06-30 - 公布日： 2020-11-13 - 主分类号： H01L23/535 文献下载
摘要：一种模块化互连结构促进由竖直GAA FET构建复杂还紧凑的集成电路。该模块化互连结构包括到晶体管端子的环形金属触点、径向地从竖直纳米线向外延伸的堆叠盘的扇区、以及采用杆形式的过孔。安装到径向扇区互连的延伸接片准许从每个晶体管端子扇出信号。通过线性区段联接相邻互连。不像常规的集成电路，如在此所描述的模块化互连与晶体管同时形成。竖直GAA与非门和或非门提供用于创建所有类型的逻辑门以实施任何期望的布尔逻辑函数的构建块。该模块化互连结构使得堆叠的竖直GAA FET成为可能。该模块化互连结构准许使用标准的CMOS工艺在硅衬底上集成各种专用竖直GAA器件。
用于性能逻辑电路全环栅模块化互连

[发明专利]集成悬臂开关-CN201810895719.4有效
发明人：柳青;J·H·张 -专利权人：意法半导体公司
申请日： 2015-09-18 - 公布日： 2020-10-13 - 主分类号： B82B1/00 文献下载
摘要：本公开涉及集成悬臂开关。一种纳米级机电开关形式的集成晶体管消除了CMOS电流泄露并且提高了开关速度。纳米级机电开关以从衬底的一部分延伸到腔中的半导悬臂为特征。悬臂响应于施加到晶体管栅极的电压而弯曲，因此在栅极下方形成导电沟道。当器件关断时，悬臂回到它的静止位置。这种悬臂的移动将电路断开，在栅极下方恢复不允许电流流动的空洞，因此解决了泄露的问题。纳米机电开关的制作与现有的CMOS晶体管制作流程兼容。通过掺杂悬臂并且使用背偏置和金属悬臂末端，可以进一步改进开关的灵敏度。纳米机电开关的面积可以小至0.1x0.1μm2。
集成悬臂开关

[发明专利]竖直结型鳍式FET器件及制造方法-CN201511021091.8有效
发明人：柳青;J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2020-05-05 - 主分类号： H01L27/092 文献下载
摘要：本申请涉及竖直结型鳍式FET器件及制造方法。一种竖直结型场效应晶体管(JFET)由半导体衬底所支撑，该半导体衬底包括在该半导体衬底之内的掺杂有第一导电类型掺杂物的源极区。掺杂有该第一导电类型掺杂物的半导体材料鳍具有与该源极区接触的第一端、并且进一步包括第二端以及在该第一端和该第二端之间的多个侧壁。漏极区由从该鳍的第二端生长的第一外延材料形成并且掺杂有该第一导电类型掺杂物。栅极结构由从该鳍的这些侧壁生长的第二外延材料形成并且掺杂有第二导电类型掺杂物。
竖直结型鳍式 fet 器件制造方法

[发明专利]高密度电阻性随机存取存储器（RRAM）-CN201910990201.3在审
发明人：柳青;J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2019-12-20 - 主分类号： H01L27/24 文献下载
摘要：一种电阻性随机存取存储器(RRAM)结构形成于支撑衬底上并且包括第一电极和第二电极。该第一电极是由在该支撑衬底上的硅化物化的鳍以及覆盖该硅化物化的鳍的第一金属内衬层制成的。具有可配置的电阻性质的电介质材料层覆盖该第一金属内衬层的至少一部分。该第二电极是由覆盖该电介质材料层的第二金属内衬层以及与该第二金属内衬层相接触的金属填充物制成的。非易失性存储器单元包括电连接于存取晶体管与位线之间的RRAM结构。
金属内衬层电介质材料层第二电极第一电极衬底硅化覆盖非易失性存储器单元随机存取存储器存取晶体管金属填充物电阻性质结构形成可配置的电连接电阻性位线支撑

[发明专利]集成电路-CN201910851884.4在审
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2019-12-10 - 主分类号： H01L21/768 文献下载
摘要：本申请涉及集成电路。一种半导体衬底包括掺杂区。预金属化电介质层在该半导体衬底之上延伸。第一金属化层被布置在该预金属化电介质层的顶表面上。金属接触从该第一金属化层延伸到该掺杂区。该预金属化电介质层包括多个子层，并且该第一金属接触由多个子接触形成，每个子接触在这些子层之一中形成。每个第一子接触具有宽度和长度，其中，形成该金属接触的这些子接触的长度全部彼此不同。
金属化电介质金属接触金属化层掺杂区衬底半导体顶表面延伸子层集成电路申请

[发明专利]高密度电阻性随机存取存储器（RRAM）-CN201511021531.X有效
发明人：柳青;J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2019-11-08 - 主分类号： H01L45/00 文献下载
摘要：一种电阻性随机存取存储器(RRAM)结构形成于支撑衬底上并且包括第一电极和第二电极。该第一电极是由在该支撑衬底上的硅化物化的鳍以及覆盖该硅化物化的鳍的第一金属内衬层制成的。具有可配置的电阻性质的电介质材料层覆盖该第一金属内衬层的至少一部分。该第二电极是由覆盖该电介质材料层的第二金属内衬层以及与该第二金属内衬层相接触的金属填充物制成的。非易失性存储器单元包括电连接于存取晶体管与位线之间的RRAM结构。
高密度电阻随机存取存储器 rram

[发明专利]集成电路-CN201511026239.7有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2019-10-01 - 主分类号： H01L21/768 文献下载
摘要：本申请涉及集成电路。一种半导体衬底包括掺杂区。预金属化电介质层在该半导体衬底之上延伸。第一金属化层被布置在该预金属化电介质层的顶表面上。金属接触从该第一金属化层延伸到该掺杂区。该预金属化电介质层包括多个子层，并且该第一金属接触由多个子接触形成，每个子接触在这些子层之一中形成。每个第一子接触具有宽度和长度，其中，形成该金属接触的这些子接触的长度全部彼此不同。
集成电路

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