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[发明专利]半导体器件以及制造半导体器件的方法-CN201880085524.1有效
发明人：杰弗里·史密斯;苏巴迪普·卡尔 -专利权人：东京毅力科创株式会社
申请日： 2018-12-03 - 公布日： 2023-10-10 - 主分类号： H01L21/8238 文献下载
摘要：一种制造半导体器件的方法，包括：提供衬底，该衬底上具有基础鳍片结构，该基础鳍片结构包括：第一堆叠部，其用于形成第一环绕式栅极(GAA)晶体管的沟道，该第一堆叠部包括第一沟道材料；第二堆叠部，其用于形成第二GAA晶体管的沟道，该第二堆叠部包括第二沟道材料；以及牺牲部，其将第一堆叠部与第二堆叠部分开，其中，第一沟道材料、第二通道材料和牺牲材料具有彼此不同的化学组成；使基础鳍片结构的侧面露出以进行各向同性蚀刻处理，该各向同性蚀刻处理选择性地对第一沟道材料、第二沟道材料和牺牲材料中的一种进行蚀刻；以及分别在第一沟道材料和第二沟道材料周围形成第一GAA栅极结构和第二GAA栅极结构。
半导体器件以及制造方法

[发明专利]3D互补金属氧化物半导体(CMOS)器件及其形成方法-CN202080091142.7在审
发明人： H·吉姆·富尔福德;安东·J·德维利耶;马克·加德纳;丹尼尔·沙内穆加梅;杰弗里·史密斯;拉尔斯·利布曼;苏巴迪普·卡尔 -专利权人：东京毅力科创株式会社
申请日： 2020-12-31 - 公布日： 2022-08-12 - 主分类号： H01L21/8238 文献下载
摘要：提供了一种制作半导体器件的方法。在衬底上方形成层的初始堆叠。初始堆叠在第一材料层与第二材料层之间交替，第二材料层具有与第一材料层不同的成分。初始堆叠被划分为第一堆叠和第二堆叠。通过使用第一材料层作为第一GAA晶体管的相应沟道区以及使用第二材料层作为第一GAA晶体管的相应替代栅极，来在第一堆叠中形成第一GAA晶体管。通过使用第二材料层作为第二GAA晶体管的相应沟道区以及使用第一材料层作为第二GAA晶体管的相应替代栅极，来在第二堆叠中形成第二GAA晶体管。第二GAA晶体管从第一GAA晶体管竖直地偏移。
互补金属氧化物半导体 cmos 器件及其形成方法

[发明专利]三维半导体器件及制造方法-CN201780052553.3有效
发明人：杰弗里·史密斯;安东·J·德维利耶;尼哈尔·莫汉蒂;苏巴迪普·卡尔;坎达巴拉·塔皮利 -专利权人：东京毅力科创株式会社
申请日： 2017-08-08 - 公布日： 2022-07-29 - 主分类号： H01L29/16 文献下载
摘要：一种半导体器件，所述半导体器件包括衬底以及形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述半导体器件还包括形成在栅极区内的台阶状连接结构，所述栅极区将每根纳米线电连接到所述栅极区上方的位置。第一栅电极具有台阶状廓线并且连接到第一级纳米线。
三维半导体器件制造方法

[发明专利]三维逻辑器件的反向触点和硅化物工艺-CN202080067413.5在审
发明人：杰弗里·史密斯;新实宽明;约迪·格热希科维亚克;丹尼尔·沙内穆加梅;拉尔斯·利布曼;苏巴迪普·卡尔;坎达巴拉·塔皮利;安东·德维利耶 -专利权人：东京毅力科创株式会社
申请日： 2020-09-04 - 公布日： 2022-05-06 - 主分类号： H01L21/28 文献下载
摘要：在衬底上形成第一晶体管的第一源极/漏极(S/D)结构，并且其位于第一晶体管的第一沟道结构的第一端处。在第一S/D结构的表面上沉积第一替代硅化物层，并且其由第一电介质制成。形成第二电介质以覆盖第一替代硅化物层和第一S/D结构。随后在第二电介质中形成第一互连开口，以露出第一替代硅化物层。用第一替代互连层填充第一互连开口，其中，该第一替代互连层由第三电介质制成。进一步地，对衬底执行热处理。去除第一替代互连层和第一替代硅化物层。在第一S/D结构的表面上形成第一硅化物层。
三维逻辑器件反向触点硅化物工艺

[发明专利]气相蚀刻系统和方法-CN201680044996.3有效
发明人： 苏巴迪普·卡尔;尼哈尔·莫汉蒂;安热利克·雷利;艾兰·莫斯登;斯克特·莱费夫雷 -专利权人：东京毅力科创株式会社
申请日： 2016-06-24 - 公布日： 2022-04-26 - 主分类号： H01L21/027 文献下载
摘要：本发明描述了用于干式去除微电子工件上的材料的方法和系统。所述方法包括：接纳具有露出待被至少部分地去除的目标层的表面的工件；将所述工件放置在干式非等离子体蚀刻室中的工件保持器上；以及从所述工件选择性去除所述目标层的至少一部分。选择性去除包括操作干式非等离子体蚀刻室以执行以下步骤：将工件的表面暴露于在35℃至100℃范围内的第一设定点温度下的化学环境以化学改变目标层的表面区域，然后，将工件的温度升高至等于或高于100℃的第二设定点温度，以去除目标层的经化学处理的表面区域。
蚀刻系统方法

[发明专利]对交替的金属和电介质具有可调选择性的含钛材料层非等离子体刻蚀-CN202080055950.8在审
发明人：伊藤大辅;苏巴迪普·卡尔;入江伸次;艾兰·莫斯登 -专利权人：东京毅力科创株式会社
申请日： 2020-05-06 - 公布日： 2022-03-18 - 主分类号： H01L21/3213 文献下载
摘要：实施例提供了对含钛材料层的非等离子体刻蚀，诸如气相和/或远程等离子体刻蚀，该非等离子体刻蚀对其他材料层具有可调选择性。在加工室内接收衬底，并且该衬底具有暴露的材料层，这些材料层包括含钛材料层和至少一个附加材料层。通过将该衬底暴露于包含含卤素气体的受控环境中，来相对于该含钛材料层选择性地刻蚀该附加材料层。对于一个实施例，该含卤素气体包括氟基气体。对于一个实施例，该含钛材料层是钛或氮化钛材料层。对于一个实施例，该附加材料层包括钨、氧化钨、氧化铪、氧化硅、硅锗、硅、氮化硅和/或氧化铝。可以通过调节诸如温度等工艺参数来执行相对于含钛材料层的非选择性刻蚀。
交替金属电介质具有可调选择性材料等离子体刻蚀

[发明专利]具有可控金属蚀刻选择性的气相蚀刻-CN202080043113.3在审
发明人： 苏巴迪普·卡尔;伊藤大辅;马修·弗洛;村木雄介;艾兰·莫斯登 -专利权人：东京毅力科创株式会社
申请日： 2020-06-02 - 公布日： 2022-01-18 - 主分类号： H01L21/3213 文献下载
摘要：描述了一种用于干式去除微电子工件上的材料的方法。该方法包括接收衬底，该衬底具有暴露金属层的工作表面并且具有至少一种暴露于该金属层或在该金属层下方的其他材料；以及通过将该衬底暴露于含有无水卤素化合物的受控气相环境，相对于该其他材料有差别地蚀刻该金属层。
具有可控金属蚀刻选择性

[发明专利]具有含硅减反射涂层或硅氧氮化物相对于不同膜或掩模的可控蚀刻选择性的气相蚀刻-CN201680045009.1有效
发明人： 苏巴迪普·卡尔;尼哈尔·莫汉蒂;安热利克·雷利;艾兰·莫斯登;斯克特·莱费夫雷 -专利权人：东京毅力科创株式会社
申请日： 2016-06-24 - 公布日： 2021-08-31 - 主分类号： H01L21/027 文献下载
摘要：本发明描述了用于干式去除微电子工件上的材料的方法。所述方法包括：接纳具有露出由硅和以下中之一组成的目标层的表面的工件：(1)有机材料；(2)氧和氮两者；以及从所述工件选择性去除所述目标层的至少一部分。选择性去除包括将工件的表面暴露于在第一设定点温度下的含有N、H和F的化学环境，以化学改变目标层的表面区域，以及然后，将工件的温度升高至第二设定点温度，以去除目标层的经化学处理的表面区域。
具有含硅减反射涂层氮化物相对于不同可控蚀刻选择性

[发明专利]用于控制纳米线或纳米片晶体管器件的晶体管延迟的方法-CN201880085673.8在审
发明人：杰弗里·史密斯;苏巴迪普·卡尔;安东·J·德维莱尔 -专利权人：东京毅力科创株式会社
申请日： 2018-12-03 - 公布日： 2020-08-21 - 主分类号： H01L21/8238 文献下载
摘要：一种制造半导体器件的方法，该方法包括：提供衬底，该衬底包括用于形成第一环绕栅极(GAA)晶体管的沟道的第一堆叠翅片结构和用于形成第二GAA晶体管的沟道的第二堆叠翅片结构，第一堆叠翅片结构包括初始体积的第一沟道材料，第二堆叠翅片结构包括初始体积的第二沟道材料；将第二沟道材料的所述初始体积相对于第一沟道材料的初始体积减小预定量，该预定量对应于第一GAA晶体管的延迟；相应地围绕所述第一沟道材料和所述第二沟道材料形成第一GAA栅极结构和第二GAA栅极结构。
用于控制纳米晶体管器件延迟方法

[发明专利]具有堆叠栅极的半导体器件及其制造方法-CN201880085260.X在审
发明人：杰弗里·史密斯;安东·J·德维莱尔;坎达巴拉·N·塔皮利;苏巴迪普·卡尔 -专利权人：东京毅力科创株式会社
申请日： 2018-12-03 - 公布日： 2020-08-14 - 主分类号： H01L27/092 文献下载
摘要：本公开内容的各方面提供了一种半导体器件，该半导体器件包括：形成在衬底上的第一场效应晶体管(FET)，该第一场效应晶体管包括第一栅极；沿基本上垂直于衬底的方向堆叠在第一FET上的第二FET，该第二FET包括第二栅极。该半导体器件还包括第一布线轨线和与第一布线轨线电隔离的第二布线轨线。第一布线轨线和第二布线轨线中的每一个设置在沿所述方向堆叠在第二FET上的布线平面上。该半导体器件还包括：第一导电迹线，其被配置成将第一FET的第一栅极导电地耦接至第一布线轨线；以及第二导电迹线，其被配置成将第二FET的第二栅极导电地耦接至第二布线轨线。
具有堆叠栅极半导体器件及其制造方法

[发明专利]使线宽粗糙度和线边缘粗糙度最小化的关键尺寸修整方法-CN201910368033.4在审
发明人：安热利克·D·雷利;苏巴迪普·卡尔 -专利权人：东京毅力科创株式会社
申请日： 2019-05-05 - 公布日： 2019-11-12 - 主分类号： H01L21/311 文献下载
摘要：本公开涉及一种被设计成使线宽粗糙度和线边缘粗糙度最小化的关键尺寸修整方法。提供了在一个或更多个加工层的堆叠上具有图案化层的衬底。加工层包括至少一个图案化层和一个蚀刻目标层。在将图案转移到蚀刻目标层之后，可以实现图案化层的CD与蚀刻目标层的CD之间的CD修整。在蚀刻目标层被图案化之后，可以使用无等离子体气相蚀刻工艺来修整蚀刻目标层的CD以微调CD。在替选实施方式中，等离子体蚀刻修整工艺可以与气相蚀刻工艺结合使用。在这样的实施方式中，可以通过各工艺层的等离子体蚀刻来实现部分CD修整，以及然后可以通过在蚀刻目标层中形成所需图案之后对蚀刻目标层进行无等离子体气相蚀刻来实现附加的CD修整。
蚀刻目标层修整图案化层等离子体蚀刻线边缘粗糙度线宽粗糙度蚀刻工艺等离子加工层最小化蚀刻图案转移工艺层图案化衬底堆叠微调图案

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