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[发明专利]半导体结构及其制备方法-CN202210047991.3在审
发明人： 章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2022-01-17 - 公布日： 2023-07-28 - 主分类号： H10N10/01 文献下载
摘要：本申请实施例涉及一种半导体结构及其制备方法。该方法包括：提供基底，基底的第一面形成有半导体器件；于基底的第二面形成帕尔贴效应器件，帕尔贴效应器件用于降低半导体器件的温度，第二面与第一面相对设置，帕尔帖效应器件的吸热端靠近第一面，帕尔帖效应器件的放热端远离第一面。通过帕尔贴效应器件可以降低半导体器件的温度，进而消除半导体结构工作过程中产生的温度对半导体结构的性能的影响。当半导体结构为存储器件时，消除温度对单元保存时间的影响，延长了半导体结构的单元保存时间，降低了保存失败的风险，提高了半导体结构的可靠性。
半导体结构及其制备方法

[发明专利]芯片测试系统、装置、芯片及其测试方法-CN202310515581.1在审
发明人：胡先德;章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2023-05-08 - 公布日： 2023-06-30 - 主分类号： G01R31/28 文献下载
摘要：本公开实施例提供一种芯片测试系统、装置、芯片及其测试方法。芯片测试系统包括芯片和芯片测试装置。芯片设置有第二微带天线；芯片测试装置，包括：探针卡，探针卡与芯片间隔且相对设置；第一微带天线，设于探针卡，第一微带天线用于向第二微带天线发送测试信号；其中，第二微带天线用于接收测试信号，根据测试信号从芯片获取测试信息，并向第一微带天线返回包含测试信息的待测信号，第一微带天线还用于接收待测信号。本公开实施例的芯片测试系统能够避免对金属垫的损伤，使后续封装顺利进行，并且降低成本。
芯片测试系统装置及其方法

[发明专利]半导体结构及其制造方法、存储器-CN202111539946.1在审
发明人： 章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2021-12-15 - 公布日： 2023-06-20 - 主分类号： H01L27/02 文献下载
摘要：本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法、存储器，半导体结构包括：基底，基底包括相对的第一侧和第二侧；第一器件层，包括第一器件，设置于基底的第一侧；第二器件层，包括第二器件，设置于基底的第二侧；其中，至少部分第一器件和至少部分第二器件共用第一掺杂区。本公开实施例至少有利于提高基底上器件的集成密度以及提高对基底的利用率。
半导体结构及其制造方法存储器

[发明专利]一种存内计算方法及电路、半导体存储器和存储结构-CN202111347941.9在审
发明人： 章恒嘉;丁丽 -专利权人：长鑫存储技术有限公司
申请日： 2021-11-15 - 公布日： 2023-05-16 - 主分类号： G11C16/34 文献下载
摘要：本公开实施例提供了一种存内计算方法及电路、半导体存储器和存储结构，该存内计算方法应用于存内计算电路，存内计算电路包括多个第一存储单元、多个第二存储单元和灵敏放大器，通过根据第一数据对多个第一存储单元进行电平状态控制，输出第一电压；以及根据第二数据对多个第二存储单元进行电平状态控制，输出第二电压；在接收到预设运算指令后，通过灵敏放大器接收第一电压和第二电压并对第一电压和第二电压进行比较，根据第一电压和第二电压的比较结果确定第一数据和第二数据的比较结果。这样，通过对存储单元进行电平控制和电平比较，能够获得两个数据的比较运算结果，从而借助于存储单元实现比较运算，提高数据处理的速度和效率。
一种计算方法电路半导体存储器存储结构

[发明专利]半导体结构、半导体结构的制造方法和编程方法-CN202110362478.9在审
发明人： 章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2021-04-02 - 公布日： 2022-10-14 - 主分类号： H01L27/112 文献下载
摘要：本发明实施例提供一种半导体结构、半导体结构的制造方法和编程方法，半导体结构包括：基底，位于基底内相互分立的源极和漏极；位于基底内且层叠设置的选择栅极和反熔丝栅极，选择栅极和反熔丝栅极均位于源极和漏极之间；栅介质层，栅介质层位于基底内，且与选择栅极和反熔丝栅极相接触，栅介质层还位于选择栅极和反熔丝栅极之间；其中，反熔丝栅极与漏极之间的栅介质层适于击穿形成击穿通道，栅介质层下方的基底适于形成与击穿通道连接的导电通道，且源极与反熔丝栅极经由击穿通道以及导电通道连接。本发明实施例可以缩小半导体结构的尺寸。
半导体结构制造方法编程

[发明专利]与门结构及与门结构的制造方法-CN202110363868.8在审
发明人： 章恒嘉;丁丽 -专利权人：长鑫存储技术有限公司
申请日： 2021-04-02 - 公布日： 2022-10-14 - 主分类号： H01L27/118 文献下载
摘要：本发明实施例提供一种与门结构及与门结构的制造方法，与门结构包括：基底，位于基底内相互分立的源极和漏极，漏极作为输出，源极用于连接电源；位于基底内且间隔设置的第一栅极和第二栅极，第一栅极和第二栅极均位于源极和漏极之间，且第一栅极位于第二栅极与源极之间，第一栅极作为第一输入，第二栅极作为第二输入；栅介质层，栅介质层位于基底内，且与第一栅极和第二栅极相接触，栅介质层还位于第一栅极和第二栅极之间；其中，基于第一输入的电压以及第二输入的电压，栅介质层下方的基底适于形成导电通道，且导电通道连接源极与漏极。本发明实施例可以缩小与门结构的尺寸。
与门结构制造方法

[发明专利]半导体结构、半导体结构的制造方法和编程方法-CN202110363869.2在审
发明人： 章恒嘉;丁丽 -专利权人：长鑫存储技术有限公司
申请日： 2021-04-02 - 公布日： 2022-10-14 - 主分类号： H01L27/112 文献下载
摘要：本发明实施例提供一种半导体结构、半导体结构的制造方法和编程方法，半导体结构包括：基底，位于基底内相互分立的源极和漏极；位于基底内且间隔设置的选择栅极和反熔丝栅极，选择栅极和反熔丝栅极均位于源极和漏极之间，且选择栅极位于反熔丝栅极与源极之间；栅介质层，栅介质层位于基底内，且与选择栅极和反熔丝栅极相接触，栅介质层还位于选择栅极和反熔丝栅极之间；其中，反熔丝栅极与漏极之间的栅介质层适于击穿形成击穿通道，栅介质层下方的基底适于形成与击穿通道连接的导电通道，且源极与反熔丝栅极经由击穿通道以及导电通道连接。本发明实施例可以缩小半导体结构的尺寸。
半导体结构制造方法编程

[发明专利]与门结构及与门结构的制造方法-CN202110363892.1在审
发明人： 章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2021-04-02 - 公布日： 2022-10-14 - 主分类号： H01L27/118 文献下载
摘要：本发明实施例提供一种与门结构及与门结构的制造方法，与门结构包括：基底，位于基底内相互分立的源极和漏极，漏极作为输出，源极用于连接电源；位于基底内且层叠设置的第一栅极和第二栅极，第一栅极和第二栅极均位于源极和漏极之间；第一栅极作为第一输入，第二栅极作为第二输入；栅介质层，栅介质层位于基底内，且与第一栅极和第二栅极相接触，栅介质层还位于第一栅极和第二栅极之间；其中，基于第一输入的电压以及第二输入的电压，栅介质层下方的基底适于形成导电通道，且导电通道连接源极与漏极。本发明实施例可以缩小与门结构的尺寸。
与门结构制造方法

[发明专利]存储单元的故障检测方法及设备-CN202210841440.4在审
发明人：丁丽;章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2022-07-18 - 公布日： 2022-09-30 - 主分类号： G11C29/18 文献下载
摘要：本公开实施例提供一种存储单元的故障检测方法及设备，该方法包括：按照存储阵列中各存储单元的地址顺序，逐个对存储单元写入第一数据；将数据读写过程执行M次，包括：在等待预设时长之后，按照各存储单元的地址顺序，逐个对存储单元读取第二数据，并反写第三数据，M为大于或等于2的整数；根据第一数据、第二数据和第三数据，确定存储单元是否存在数据保留故障。等待的预设时长是存储单元出现数据保留故障的必要条件，也就是说，在该等待的预设时长内，存储单元可能出现漏电，导致存储单元出现数据保留故障。如此，可以尽可能的检测出所有存储单元的数据保留故障，有助于提高对数据保留故障的测试覆盖率和准确度。
存储单元故障检测方法设备

[发明专利]半导体结构及其制作方法-CN202210606136.1在审
发明人：王路广;章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2022-05-31 - 公布日： 2022-09-06 - 主分类号： H01L23/538 文献下载
摘要：本申请提供一种半导体结构及其制作方法，半导体结构包括：衬底；位线，位于衬底中，包括导电主体和介质层，导电主体包括主体部和多个接触部，主体部沿第一方向延伸，接触部伸出在主体部的背离衬底的底部的一侧表面，且多个接触部沿第一方向间隔设置，介质层覆盖在主体部的延伸方向的左右两侧的侧壁面；晶体管，位于接触部的背离主体部的顶表面上，晶体管的沟道的延伸方向垂直于衬底所在平面。半导体结构能够降低位线的电阻，并降低位线之间的寄生电容，提升DRAM的传输速率。
半导体结构及其制作方法

[发明专利]APT样品台及APT样品制备方法-CN202210368856.9在审
发明人：王路广;章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2022-04-08 - 公布日： 2022-07-08 - 主分类号： G01Q30/20 文献下载
摘要：本公开是关于一种用于测试半导体器件的APT样品台及APT样品制备方法，涉及半导体检测技术领域。该用于测试半导体器件的APT样品台，包括：样品支座，用于承载样品；样品载台，用于承载所述样品支座；其中，所述样品支座为金属支座，所述样品载台为硅衬底载台。本公开提高了样品台的导电性能。
apt 样品制备方法

[发明专利]一种半导体结构及其形成方法-CN202210049521.0在审
发明人： 章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2022-01-17 - 公布日： 2022-04-26 - 主分类号： H01L23/38 文献下载
摘要：本公开实施例公开了一种半导体结构及其形成方法。所述半导体结构包括：衬底；集成电路器件层，所述集成电路器件层位于所述衬底的上表面；温度控制器件层，所述温度控制器件层位于所述衬底的下表面，其中，所述温度控制器件层包括帕尔贴效应器件，所述帕尔贴效应器件在接近所述下表面的一侧形成吸热端，并且在远离所述下表面的另一侧形成放热端。通过在衬底的下表面设置包括帕尔贴效应器件的温度控制器件层，利用帕尔贴效应使温度下降以改善集成电路器件层的散热问题。
一种半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN202210030628.0在审
发明人： 章恒嘉 -专利权人：长鑫存储技术有限公司
申请日： 2022-01-12 - 公布日： 2022-04-12 - 主分类号： H01L23/38 文献下载
摘要：一种半导体器件及其形成方法，所述半导体器件包括：半导体衬底，所述半导体衬底包括芯片区和围绕芯片区的控温区；位于所述控温区的珀尔帖器件，所述珀尔帖器件包括位于所述控温区的半导体衬底中且沿着所述芯片区边界方向交替排布的若干P型掺杂区和若干N型掺杂区；位于所述N型掺杂区和P型掺杂区远离芯片区一侧的第一端金属层和第二端金属层，所述第一端金属层电连接于所述若干N型掺杂区，所述第二端金属层电连接于所述若干P型掺杂区；位于所述N型掺杂区和P型掺杂区靠近芯片区一侧的半导体衬底中的第三端金属层，所述第三端金属层电连接于所述N型掺杂区与P型掺杂区。提高了控温的效率。
半导体结构及其形成方法

[发明专利]存储器的测试方法及相关设备-CN202010166581.1有效
发明人：史传奇;章恒嘉;丁丽 -专利权人：长鑫存储技术有限公司
申请日： 2020-03-11 - 公布日： 2022-04-12 - 主分类号： G11C29/12 文献下载
摘要：本公开实施例提供一种存储器的测试方法及装置、电子设备和计算机可读存储介质，涉及半导体器件测试技术领域。该方法包括：获取测试指令；响应于所述测试指令，产生测试时钟信号，并生成待测地址及其待测数据；从存储设备的存储器中确定待测存储器，所述存储设备包括自测电路；将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中；从所述待测存储器的待测地址所对应的存储单元中读取输出数据；比对所述待测数据及其对应待测地址的输出数据，获取所述待测存储器的测试结果。本公开实施例提供的技术方案，利用设置于存储设备内的自测电路来实施存储器的测试过程，可以减轻对自动测试设备的依赖程度，提升测试速度，降低测试成本。
存储器测试方法相关设备

[发明专利]控制芯片的测试方法及相关设备-CN202010166586.4在审
发明人：史传奇;章恒嘉;丁丽;刘杰;何军;应战 -专利权人：长鑫存储技术有限公司
申请日： 2020-03-11 - 公布日： 2021-09-14 - 主分类号： G11C29/56 文献下载
摘要：本公开实施例提供一种控制芯片的测试方法及装置、电子设备和计算机可读存储介质，涉及半导体器件测试技术领域。该控制芯片中包括内建自测电路，该方法由该内建自测电路执行。该方法包括：读取存储于第一目标存储器芯片中的第一测试向量；将该第一测试向量发送至该控制芯片；接收该控制芯片响应于该第一测试向量返回的第一输出信息；根据该第一输出信息及其对应的第一测试向量，获得该控制芯片的第一测试结果。本公开实施例提供的技术方案，可以利用存储器芯片存储控制芯片的测试向量，从而可以扩大测试向量的存储空间，提高测试效率。
控制芯片测试方法相关设备

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