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[发明专利]一种FDSOI器件的形成方法-CN202010212526.1有效
发明人：雷海波;田明;宋洋;廖端泉 -专利权人：上海华力集成电路制造有限公司
申请日： 2020-03-24 - 公布日： 2023-09-19 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种FDSOI器件的形成方法，提供包括HV区域的SOI晶圆，该HV区域包括硅基底、位于硅基底上的埋氧层；位于埋氧层上的单晶硅层；去除HV区域上的单晶硅层；在硅基底中进行离子注入形成阱；在HV区域上定义栅氧化层的宽度，同时定义源、漏区；去除源、漏区表面的所述埋氧层，并在源、漏区表面外延生长硅至栅氧化层的高度；在栅氧化层下方的阱中形成STI区域；在源、漏区掺杂形成漂移区；在栅氧化层上形成栅极结构。本发明利用FDSOI的氧化硅层，制作出可以承受中压和高压的区域，此区域可以用来做器件ESD保护，防止器件失效，同时此区域也可以用来作为中压或者高压工作区域，提高电路的承压能力。
一种 fdsoi 器件形成方法

[发明专利]一种源漏外延场效应晶体管栅围电容的建模方法-CN201911264350.8有效
发明人：李相龙;田明;王昌锋;刘人华;孙亚宾;李小进;石艳玲;廖端泉;曹永峰 -专利权人：华东师范大学;上海华力微电子有限公司
申请日： 2019-12-11 - 公布日： 2023-06-23 - 主分类号： G06F30/23 文献下载
摘要：本发明公开了一种源漏外延场效应晶体管栅围电容的建模方法，本发明将源漏外延器件的栅围电容分为栅极与插塞耦合电容CCO、栅极与底层互连金属M1耦合电容CPM和栅极与源漏耦合电容CGSD三类，设计了四类不同的测试结构，用于提取三类栅围寄生电容。通过对四种测试结构的测试值统计分析，逐步将栅极与插塞耦合电容CCO、栅极与底层互连金属M1耦合电容CPM和栅极与源漏耦合电容CGSD分离。测试结构测试值分析处理得到的栅围电容间接值，可借助三维场仿真器还原得到栅围电容的真实值。针对不同的器件尺寸，对其栅围电容进行去嵌、分析，所得的栅围电容以二维查找表的形式写入ITF文件，使用LPE工具StarRC生成版图寄生库nxtgrd文件，实现版图寄生库文件与栅围电容的精准匹配。
一种外延场效应晶体管电容建模方法

[发明专利]辐射环境下双极型晶体管正向电流增益退化模型的构建方法-CN201911233071.5有效
发明人：孙亚宾;王昌锋;田明;李小进;石艳玲;廖端泉;曹永峰 -专利权人：华东师范大学;上海华力微电子有限公司
申请日： 2019-12-05 - 公布日： 2023-06-23 - 主分类号： G06F30/20 文献下载
摘要：本发明公开了一种辐射环境下双极型晶体管正向电流增益退化模型的构建方法，该方法包括：a）基于大注入条件发射极电流得到由发射区注入至基区的少数载流子浓度nE；b）获得基极电流和电流增益的分布；c）辐射环境正向电流增益退化模型的建立；d）模型验证。本发明构建的模型，重点考虑了大注入效应的影响，从而可精准地计算双极型晶体管正向电流增益的退化，得到全偏压范围内正向电流增益损伤因子的退化。所需拟合参数少，适用性广泛，该模型对于辐射环境下双极型晶体管可靠性提供了更准确的预测。
辐射环境下双极型晶体管正向电流增益退化模型构建方法

[发明专利]辐射环境下双极型晶体管反向电流增益退化模型的构建方法-CN201911233274.4有效
发明人：孙亚宾;王昌锋;田明;李小进;石艳玲;廖端泉;曹永峰 -专利权人：华东师范大学;上海华力微电子有限公司
申请日： 2019-12-05 - 公布日： 2023-06-23 - 主分类号： G06F30/20 文献下载
摘要：本发明公开了一种辐射环境下双极型晶体管反向电流增益退化模型的构建方法，该方法包括：a）根据双极型晶体管反向工作特性，获得发射极电流IE；b）获得考虑界面复合下的基极电流IB；c）辐射环境反向电流增益退化模型的建立；d）模型验证。本发明构建的模型纳入了双极型晶体管界面复合的对反向电流增益退化的影响，从而能精准地计算双极型晶体管反向电流增益的退化，进而得到精准的退化模型，所需拟合参数少，适用性广泛，该模型对于辐射环境下双极型晶体管可靠性提供了更准确的预测。
辐射环境下双极型晶体管反向电流增益退化模型构建方法

[发明专利]集成电路工艺后道互连寄生电容电阻的建模方法-CN201910911923.5有效
发明人：禚越;田明;王昌锋;李相龙;刘人华;孙亚宾;李小进;石艳玲;廖端泉;曹永峰 -专利权人：华东师范大学;上海华力微电子有限公司
申请日： 2019-09-25 - 公布日： 2023-03-24 - 主分类号： G06F30/367 文献下载
摘要：本发明公开了一种超大规模集成电路工艺的后道互连寄生电容电阻的建模方法，互连技术文档（ITF）是表征晶体管制备过程中工艺波动的文件，包含不同金属层数、不同线宽、不同间距和不同密度条件下的厚度尺寸与线宽尺寸等波动因素。该方法在提取后道寄生电容的波动参数部分，结合Raphael工具仿真数据与晶圆测试中值，通过StarRC工具校准提取出电容相关厚度与线宽尺寸波动参数。在提取后道寄生电阻的波动参数部分，将在寄生电容提取过程中得到的厚度与线宽尺寸波动代入到寄生电阻的提取中，然后对电阻的电阻率值进行计算、校准拟合。结果显示，本发明对于后道电容电阻的波动尺寸因素实现了一致性匹配，有效降低了后道电容电阻的StarRC抽取值与晶圆测试中值的误差。
集成电路工艺互连寄生电容电阻建模方法

[发明专利]一种静态随机存取存储器-CN201911170922.6有效
发明人：姚岩;孙亚宾;李小进;石艳玲;王昌锋;廖端泉;田明;曹永峰 -专利权人：华东师范大学;上海华力微电子有限公司
申请日： 2019-11-26 - 公布日： 2023-03-14 - 主分类号： G11C11/412 文献下载
摘要：本发明公开了一种静态随机存取存储器，该存储器包括上拉晶体管、传输晶体管及下拉晶体管。其中上拉晶体管和传输晶体管包括沟道、设置在沟道两侧的源端和漏端、设置在栅极氧化物外侧的控制栅极和极性栅极，设置在控制栅极与源端之间的电学隔离的边墙；下拉晶体管包括沟道、设置在沟道两侧的源端和漏端、设置在栅极氧化物外侧的控制栅极和极性栅极，设置在控制栅极与漏端之间的电学隔离的边墙。本发明利用非对称型可重构场效应晶体管结构上的差异，来达到导通电流的不一致，实现了静态随机存储单元所需的较高读取静态噪声容限和写入能力，有效的提高了静态随机存储单元的读写稳定性，同时进一步提高了静态存储电路的性能。
一种静态随机存取存储器

[发明专利]FDSOI器件的赝栅极去除方法-CN201910311212.4有效
发明人：袁晓龙;钮锋;王昌锋;廖端泉 -专利权人：上海华力集成电路制造有限公司
申请日： 2019-04-18 - 公布日： 2022-05-27 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种FDSOI器件的赝栅极去除方法，通过应力近邻技术部分去除器件的氮化硅侧墙，化学机械研磨层间介质氧化层后停止在拉应力氮化硅膜上，以剩余的拉应力氮化硅膜为等离子体刻蚀起始层，采用终点模式将赝栅极刻蚀去除。本发明可以减少现有工艺磷酸对源漏锗硅层的破坏和赝栅极顶部氮化硅硬掩膜的损耗，实现应力近邻效果的同时保护栅极形貌，而且可以有效保证最终刻蚀完成后不同晶圆之间、不同批货之间以及同一晶圆不同图形密度尺寸区域之间的栅极高度差异非常小，同时由于终点模式的运用，氮化硅刻蚀完后会及时停止，仅通过刻蚀非晶硅层单步时间来控制最终得到的栅极高度，栅极高度可控且工艺易于控制。
fdsoi 器件栅极去除方法

[发明专利]一种改善FDSOI器件接触孔大小的方法-CN202010877484.3在审
发明人：王同辉;王昌锋;廖端泉 -专利权人：上海华力集成电路制造有限公司
申请日： 2020-08-27 - 公布日： 2022-03-01 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种改善FDSOI器件接触孔大小的方法，半导体结构包括NMOS区域和PMOS区域的源漏区、栅极；源漏区及栅极上覆盖有氧化硅层；刻蚀氧化硅层形成源漏接触孔；在源漏接触孔侧壁形成第一氧化薄膜层；沉积金属以填充源漏接触孔，并进行表面平坦化以调整源漏接触孔深度；刻蚀NMOS区域、PMOS区域栅极上的氧化硅层，形成栅极接触孔；在栅极接触孔侧壁形成第二氧化薄膜层；沉积金属以填充栅极接触孔，并进行表面平坦化以调整栅极接触孔深度。本发明应用于22nm及以下FDSOI CMOS半导体器件工艺，与传统FDSOI工艺相比，本发明在通孔填充金属前，通孔刻蚀工艺完成后在通孔侧壁生长一层氧化薄膜层，之后通过刻蚀去除栅极上表面的氧化薄膜层,从而调整通孔的大小。
一种改善 fdsoi 器件接触大小方法

[发明专利]一种改善应力薄膜覆盖均匀性的NMOS器件制造方法及其NMOS器件-CN202110526796.4在审
发明人：闻永华;廖端泉;何志斌 -专利权人：上海华力集成电路制造有限公司
申请日： 2021-05-14 - 公布日： 2021-09-14 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种改善应力薄膜覆盖均匀性的NMOS器件制造方法，包括：步骤S1，提供一衬底,所述衬底上形成至少两个栅极，每个所述栅极上有第一硬掩模层和第二硬掩模层，每个所述栅极的两侧有第一侧墙和第二侧墙，所述衬底上还包括有源极和漏极；步骤S2，所述源极和所述漏极区域的离子注入；步骤S3，所述第二侧墙的削薄；步骤S4，应力薄膜沉积；步骤S5，所述应力薄膜快速热退；步骤S6，所述应力薄膜的去除；步骤S7，所述硬掩模层的去除；去除所述所述栅极上的第一硬掩模层和第二硬掩模层。
一种改善应力薄膜覆盖均匀 nmos 器件制造方法及其

[发明专利]一种半导体结构及其制造方法-CN201810581546.9有效
发明人：宋洋;王昌锋;廖端泉 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-06-07 - 公布日： 2021-07-16 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种半导体结构及其制造方法。根据本发明所提供的制造方法所制造的半导体结构包括衬底和形成在所述衬底上的栅极，所述栅极两侧的所述衬底上形成有硅外延层；所述栅极的侧表面具有第一侧墙，所述第一侧墙与所述硅外延层之间具有间隙，所述第一侧墙表面还包括第二侧墙，所述第二侧墙覆盖所述间隙，使所述第一侧墙与所述硅外延层之间具有气隙。本发明所提供半导体结构及其制造方法降低了栅极侧墙的介电常数，从而有效降低器件的寄生电容，减小相应的电阻电容延迟时间。
一种半导体结构及其制造方法

[发明专利]半导体元件及其形成方法-CN201510432534.6有效
发明人： 廖端泉;陈益坤;戴锦华 -专利权人：联华电子股份有限公司
申请日： 2015-07-22 - 公布日： 2021-05-25 - 主分类号： H01L21/311 文献下载
摘要：本发明公开一种半导体元件及其形成方法。其中，该半导体元件包含一掩模层以及多个间隙壁。该掩模层设置在一目标层上且具有一第一材质及一第二材质。该间隙壁是设置在该掩模层上，其中该间隙壁的一第一部分是设置在该第一材料上，且该间隙壁的一第二部分是设置在该第二材料上。
半导体元件及其形成方法

[发明专利]一种具有双层侧墙结构的纳米片环栅场效应晶体管-CN201910486506.0有效
发明人：刘人华;王昌锋;田明;黄琴;李小进;孙亚宾;石艳玲;廖端泉;曹永峰 -专利权人：华东师范大学;上海华力微电子有限公司
申请日： 2019-06-05 - 公布日： 2021-05-25 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种具有双层侧墙结构的纳米片环栅场效应晶体管，该器件具有两层侧墙，靠近纳米片沟道的侧墙使用低介电常数（简称为low‑k）和高热导率的材料，远离纳米片沟道的侧墙使用介电常数较高（简称为high‑k）的材料。low‑k材料构成的侧墙有利于器件的散热，high‑k材料沟道的侧墙有利于加强器件栅极和沟道之间耦合作用，从而保证器件在较大的开态电流下仍然具有较好的散热作用。此外，通过改变low‑k材料与high‑k材料的厚度比例，可以灵活调控器件的散热能力和直流性能。
一种具有双层结构纳米片环栅场效应晶体管

[发明专利]一种非对称侧墙结构的纳米片环栅场效应晶体管-CN201911034668.7有效
发明人：王萌;王昌锋;田明;孙亚宾;石艳玲;李小进;廖端泉;曹永峰 -专利权人：华东师范大学;上海华力微电子有限公司
申请日： 2019-10-29 - 公布日： 2021-05-07 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种非对称侧墙结构的纳米片环栅场效应晶体管，包括垂直堆叠的纳米片沟道，包裹在沟道外的双层栅极氧化物，设于沟道两端的源和漏，设于源与栅极之间的双层侧墙，设于漏与栅极之间的栅极氧化物漏端延长区及双层侧墙，设置在底部的衬底。本发明特征是漏与栅极之间设双层侧墙，在双层侧墙下方设栅极氧化物漏端延长区，源与栅极之间仅设双层侧墙，从而构成非对称侧墙结构的纳米片环栅场效应晶体管。本发明与现有对称型技术相比，漏双层侧墙底部的栅极氧化物漏端延长区降低了器件寄生电容，源双层侧墙保证了栅电极对沟道中电荷的耦合，从而保证开态电流足够大。
一种对称结构纳米片环栅场效应晶体管

[发明专利]一种具有双极应力的绝缘体上硅结构及其制造方法-CN201810286263.1有效
发明人：马雁飞;王昌锋;廖端泉 -专利权人：上海华力微电子有限公司
申请日： 2018-03-30 - 公布日： 2021-04-02 - 主分类号： H01L21/84 文献下载
摘要：本发明提供了一种具有双极应力的绝缘体上硅结构及其制造方法，制造方法包括：提供复合衬底，复合衬底由下至上依次具有硅基体层、掩埋氧化物层和绝缘体上硅层；在绝缘体上硅层上表面外延生长硅锗层；沉积硬掩膜层以覆盖硅锗层对应N型MOS管区域的部分；沉积表面氧化物层以覆盖硅锗层和硬掩膜层；进行高温退火处理，以使绝缘体上硅层对应P型MOS管区域的部分转化为绝缘体上硅锗层，对应N型MOS管区域的部分转化为拉应力绝缘体上硅层；以及去除绝缘体上硅锗层和拉应力绝缘体上硅层表面多余的硅锗层、硬掩膜层和表面氧化物层。本发明所提供的制造方法步骤简单，所制造的器件电特性良好。
一种具有应力绝缘体结构及其制造方法

[发明专利]一种源漏抬升FDSOI器件的栅围寄生互连电容提取方法-CN201910675037.7有效
发明人：刘人华;王昌锋;田明;李相龙;孙亚宾;李小进;石艳玲;廖端泉;曹永峰 -专利权人：华东师范大学;上海华力微电子有限公司
申请日： 2019-07-25 - 公布日： 2021-03-26 - 主分类号： H01L21/66 文献下载
摘要：本发明公开了一种源漏抬升FDSOI器件的栅围寄生互连电容提取方法，该方法可利用源漏接触孔位于浅沟槽隔离区域（简称为CT‑on‑STI）去嵌结构，去除有源区电容Cf和栅与源漏抬升区域寄生电容Cp‑RSD对栅围寄生互连电容栅与源漏接触孔的寄生电容Cco和栅与源漏接触孔上方第一层金属的寄生电容Cpm提取的影响，并在三维有限元仿真工具的辅助下通过源漏接触孔位于抬升源漏区域（简称为CT‑on‑RSD）结构准确地得到源漏抬升的FDSOI器件的栅围寄生互连电容Cco和Cpm的值，从而在版图寄生提取工具中准确地建立了栅围寄生互连电容的模型，避免了在栅围寄生电容提取的过程中发生互连电容Cco和Cpm电容重复提取的现象。
一种抬升 fdsoi 器件寄生互连电容提取方法

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