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专利名称

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申请人
公布日期

农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]用于输出后加强信号的电子电路-CN201811312999.8有效
发明人：金旺洙;郑汉基;朴基德;成侑昶;郑载勋;赵青龙;崔训对 -专利权人：三星电子株式会社
申请日： 2018-11-06 - 公布日： 2023-10-13 - 主分类号： G11C7/10 文献下载
摘要：电子电路可以包括驱动器，延迟电路，强度控制电路和加法器电路。驱动器可以基于第一信号生成第二信号。延迟电路可以将第一信号延迟与参考时间一样多，以生成第三信号。强度控制电路可以调整第三信号的幅度以生成第四信号。加法器电路可以将第二信号和第四信号相加以生成第五信号。在基于参考时间确定的第一时间间隔中，第五信号的幅度可以大于第二信号的幅度。在不与第一时间间隔重叠的第二时间间隔中，第五信号的幅度可以小于第二信号的幅度。在第二时间间隔中，第五信号的幅度可以小于第一信号的幅度。
用于输出加强信号电子电路

[发明专利]包括复制品精细延迟电路的延迟锁定环路及包括该延迟锁定环路的存储器件-CN202211440610.4在审
发明人：尹峻燮;崔训对 -专利权人：三星电子株式会社
申请日： 2022-11-17 - 公布日： 2023-08-08 - 主分类号： H03L7/081 文献下载
摘要：在本公开的一些实施例中，一种延迟锁定环路包括：粗糙延迟电路，被配置为延迟参考时钟信号以生成第一时钟信号；精细延迟电路，被配置为延迟第一时钟信号以生成第二时钟信号；第一延迟电路，被配置为延迟第二时钟信号以生成第三时钟信号；第二延迟电路，被配置为延迟第一时钟信号以生成第四时钟信号；第三延迟电路，被配置为延迟第四时钟信号以生成第五时钟信号；相位检测器，被配置为检测参考时钟信号和第五时钟信号之间的相位差；以及控制器，被配置为调整粗糙延迟电路的第一延迟量、精细延迟电路的第二延迟量和第三延迟电路的第三延迟量。
包括复制品精细延迟电路锁定环路存储器件

[发明专利]半导体存储器设备和半导体存储器设备的操作方法-CN201910640221.8有效
发明人： 崔训对;金和平 -专利权人：三星电子株式会社
申请日： 2019-07-16 - 公布日： 2023-07-25 - 主分类号： G11C7/10 文献下载
摘要：本发明构思涉及一种半导体存储器设备。该半导体存储器设备可以包括：第一缓冲器，被配置为接收第一信号；第二缓冲器，被配置为接收第二信号；检测器，被配置为将由第一缓冲器接收的第一信号的第一相位与由第二缓冲器接收的第二信号的第二相位进行比较并生成检测信号；以及校正器，响应于检测信号被激活或去激活。当校正器响应于检测信号被激活时，校正器可以被配置为校正由第一缓冲器接收的第一信号和由第二缓冲器接收的第二信号。
半导体存储器设备操作方法

[发明专利]半导体存储器装置和包括半导体存储器装置的存储器系统-CN202210389457.0在审
发明人：张豪埈;崔训对 -专利权人：三星电子株式会社
申请日： 2022-04-13 - 公布日： 2023-02-10 - 主分类号： G11C5/06 文献下载
摘要：提供了一种半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：模式寄存器集和时钟校正电路。模式寄存器集存储第一控制代码集。在基于占空训练命令的占空训练时段期间，时钟校正电路可将占空训练时段划分为连续的第一时段、第二时段和第三时段，可在第一时段期间校正第一时钟信号和第三时钟信号的相位偏移，可在第二时段期间校正第二时钟信号和第四时钟信号的相位偏移，并且可在第三时段期间校正第一时钟信号和第四时钟信号的相位偏移。半导体存储器装置可通过在占空训练时段期间校正具有多相位的时钟信号的占空误差和相位偏移来增强时钟信号的信号完整性。
半导体存储器装置包括系统

[发明专利]存储器装置、包括存储器装置的存储器系统及其操作方法-CN202210631179.5在审
发明人：张豪埈;崔训对 -专利权人：三星电子株式会社
申请日： 2022-06-06 - 公布日： 2022-12-09 - 主分类号： G11C11/409 文献下载
摘要：提供存储器装置、包括该存储器装置的存储器系统、以及其操作方法。操作存储器装置的方法包括：接收占空比训练请求，在第一时段中执行对写入路径的第一训练，存储第一训练的结果值，在第二时段中执行对读取路径的第二训练，存储第二训练的结果值，将第一训练的结果值发送到外部装置，以及从外部装置接收与第一训练结果值相对应的占空比调节器(DCA)代码值。
存储器装置包括系统及其操作方法

[发明专利]ZQ校准方法和执行该方法的存储器器件-CN201711202968.2有效
发明人：田周鄠;崔训对 -专利权人：三星电子株式会社
申请日： 2017-11-27 - 公布日： 2022-05-17 - 主分类号： G11C7/10 文献下载
摘要：被配置为执行ZQ校准方法的存储器器件可以包括共享连接到ZQ引脚的电阻器的第一裸芯和第二裸芯。第一裸芯可以被配置为响应于从存储器器件外部施加的ZQ校准命令，使用电阻器执行第一校准操作。第一裸芯可以被配置为在第一校准操作结束之后生成ZQ标志信号以及执行第二校准操作。第二裸芯可以被配置为响应于ZQ标志信号执行第一校准操作并在第二裸芯的第一校准操作结束之后执行第二校准操作。
zq 校准方法执行存储器器件

[发明专利]存储器装置及其时钟锁定方法-CN202110967415.6在审
发明人： 崔训对 -专利权人：三星电子株式会社
申请日： 2021-08-23 - 公布日： 2022-03-15 - 主分类号： G11C7/22 文献下载
摘要：公开了存储器装置及其时钟锁定方法。所述存储器装置的时钟锁定方法可以包括：在内部电压被稳定之前，在延迟锁定环电路中执行初始锁定操作；在内部电压被稳定之后，使用窗口检测电路来监视参考时钟与反馈时钟之间的时钟偏移；以及使用与时钟偏移对应的动态延迟控制，在延迟锁定环电路中执行重新锁定操作。
存储器装置及其时钟锁定方法

[发明专利]占空比调节电路、延迟锁定环电路以及半导体存储器件-CN202110621955.9在审
发明人： 崔训对;崔佳滥 -专利权人：三星电子株式会社
申请日： 2021-06-03 - 公布日： 2022-02-22 - 主分类号： H03K3/017 文献下载
摘要：提供了占空比调节电路和延迟锁定环电路以及包括占空比调节电路和延迟锁定环电路的半导体存储器件。占空比调节电路包括：脉冲生成器，被配置为基于频率信息产生具有恒定脉冲宽度的脉冲信号，而与参考时钟信号的频率无关；码生成器，被配置为响应于脉冲信号，通过延迟脉冲信号来产生第一预定数量的延迟脉冲信号，作为第一码；以及占空比调节器，被配置为接收延迟时钟信号，并通过响应于第一码和第二码而调节延迟时钟信号的上升沿的斜率和下降沿的斜率来产生占空比校正时钟信号。
调节电路延迟锁定以及半导体存储器件

[发明专利]延迟锁定环电路的延迟电路和延迟锁定环电路-CN202110651744.X在审
发明人： 崔训对;G.崔 -专利权人：三星电子株式会社
申请日： 2021-06-11 - 公布日： 2022-01-04 - 主分类号： H03L7/08 文献下载
摘要：延迟锁定环(DLL)电路的延迟电路包括：分相器，配置为拆分参考时钟信号的相位，以输出具有180度的相位差的第一参考时钟信号和第二参考时钟信号；逻辑门，配置为延迟第二参考时钟信号，以输出延迟的参考时钟信号；和延迟线电路，包括级联的多个延迟单元，延迟线电路配置为基于控制码集延迟第一参考时钟信号和延迟的参考时钟信号，和输出具有与多个延迟单元中包括的一个逻辑门的延迟对应的延迟量的第一延迟的时钟信号和第二延迟的时钟信号。
延迟锁定电路

[发明专利]存储设备、包括其的存储系统及其压摆率校准方法-CN201711076903.8有效
发明人： 崔训对 -专利权人：三星电子株式会社
申请日： 2017-11-06 - 公布日： 2021-12-07 - 主分类号： G11C7/10 文献下载
摘要：存储设备包括主驱动器和预驱动器。主驱动器基于多个驱动信号向主机提供输出信号。预驱动器向主驱动器提供多个驱动信号，以便基于主驱动器的输出电阻值和主机的片内端接电路的电阻值校准输出信号的压摆率。预驱动器被配置为响应于输入信号而不管控制信号来生成多个驱动信号的第一驱动信号，并且响应于输入信号和控制信号生成多个驱动信号的第二驱动信号。
存储设备包括存储系统及其压摆率校准方法

[发明专利]多相时钟发生器、存储器装置和生成多相时钟的方法-CN202110500029.6在审
发明人： 崔训对;崔佳滥 -专利权人：三星电子株式会社
申请日： 2021-05-08 - 公布日： 2021-11-19 - 主分类号： G11C7/22 文献下载
摘要：提供了多相时钟发生器、存储器装置和生成多相时钟的方法。该多相时钟发生器包括第一可变延迟线和第二可变延迟线；第一分相器，被配置为将从时钟树输出的第一相位延迟时钟进行相位分离，以输出第一分频时钟和第三分频时钟；第二分相器，被配置为将从时钟树输出的第二相位延迟时钟进行相位分离，以输出第二分频时钟和第四分频时钟；第一占空比检测器，被配置为检测第一分频时钟与第三分频时钟之间的第一占空比误差；以及第二占空比检测器，被配置为检测第二分频时钟与第四分频时钟之间的第二占空比误差。第一可变延迟线根据第一占空比误差被控制，并且第二可变延迟线根据第二占空比误差被控制。
多相时钟发生器存储器装置生成时钟方法

[发明专利]延迟锁相环电路及具有该电路的半导体存储器装置-CN202110270307.3在审
发明人： 崔训对;崔佳滥 -专利权人：三星电子株式会社
申请日： 2021-03-12 - 公布日： 2021-10-22 - 主分类号： H03L7/081 文献下载
摘要：提供一种延迟锁相环电路及半导体存储器装置。延迟锁相环电路包括相位检测和延迟控制电路，该相位检测和延迟控制电路被配置为响应于第一选择信号被激活来检测第一内部生成时钟信号和反馈时钟信号之间的相位差以生成第一相位差检测信号，响应于第二选择信号被激活来检测第二内部生成时钟信号和反馈时钟信号之间的相位差以生成第二相位差检测信号，并且响应于第一相位差检测信号或第二相位差检测信号来改变码值。
延迟锁相环电路具有半导体存储器装置

[发明专利]校准端接电阻的半导体存储器装置及端接电阻的校准方法-CN201710303471.3有效
发明人：郑汉基;崔训对;白真赫 -专利权人：三星电子株式会社
申请日： 2017-05-02 - 公布日： 2021-03-12 - 主分类号： G11C11/4091 文献下载
摘要：提供了校准端接电阻的半导体存储器装置及其端接电阻的校准方法。存储器装置包括第一片内端接电路、第二片内端接电路、电压发生器和代码生成器。第一片内端接电路可以对应于数据输入缓冲器。第二片内端接电路可以对应于命令/地址缓冲器。电压发生器可以产生参考电压。代码生成器可以响应于参考电压产生片内端接电路中所选择的一个片内端接电路的电阻校准代码。电阻校准代码可以校准所选择的片内端接电路的电阻值。
校准端接电阻半导体存储器装置方法

[发明专利]命令窗口生成器和具有命令窗口生成器的存储器装置-CN201710541654.9有效
发明人：姜锡龙;崔训对 -专利权人：三星电子株式会社
申请日： 2017-07-05 - 公布日： 2021-03-09 - 主分类号： G11C7/22 文献下载
摘要：提供一种命令窗口生成器和一种具有命令窗口生成器的存储器装置。所述命令窗口生成器被配置为：通过使用写入路径电路和写入路径复制电路，通过将输入到写入路径电路的时钟信号与输出到写入路径复制电路的时钟信号之间的延迟时间转换为内部时钟信号的周期数来生成延迟信号，并且使用延迟信号来生成命令窗口以对应于数据窗口。延迟窗口可以对应于写入数据的突发长度。
命令窗口生成器具有存储器装置

[发明专利]校准电路及包括该校准电路的半导体存储器件-CN201910716005.7在审
发明人： 崔训对 -专利权人：三星电子株式会社
申请日： 2019-08-05 - 公布日： 2020-02-25 - 主分类号： G11C29/52 文献下载
摘要：本公开提供了校准电路及包括该校准电路的半导体存储器件。该校准电路包括：第一上拉单元和第二上拉单元，第一上拉单元和第二上拉单元均接收上拉代码并连接在与外部电阻器连接的焊盘和第一电源电压之间；下拉单元，该下拉单元连接在焊盘与第二电源电压之间并接收下拉代码；比较器，该比较器比较第一电压与参考电压，然后比较第二电压与参考电压；第一数字滤波器，该第一数字滤波器基于第一电压与参考电压的第一比较结果调整上拉代码；以及第二数字滤波器，该第二数字滤波器基于第二电压与参考电压的第二比较结果调整下拉代码。
校准电路包括半导体存储器件

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