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[发明专利]制造半导体器件的方法-CN201811145953.1有效
发明人： 山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2018-09-29 - 公布日： 2023-06-16 - 主分类号： H01L21/28 文献下载
摘要：本发明涉及一种制造半导体器件的方法。提高半导体器件的可靠性。第一绝缘膜和保护膜被形成在半导体衬底上。第一区域的所述第一绝缘膜和所述保护膜选择性地被移除，并且绝缘膜被形成在暴露的半导体衬底上。在第二区域、第三区域和第四区域中的所述第一绝缘膜覆盖有所述保护膜的状态下，所述半导体衬底在包含氮的气氛中被热处理，从而将氮引入到在所述第一区域中的所述半导体衬底与所述第二绝缘膜之间的所述界面。换句话说，氮引入点被形成在所述半导体衬底与所述第二绝缘膜之间的所述界面上。在该配置中，所述保护膜用作防氮化膜。
制造半导体器件方法

[发明专利]半导体器件-CN201710953651.6有效
发明人：坪井信生;山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2017-10-13 - 公布日： 2023-05-05 - 主分类号： H01L27/088 文献下载
摘要：本发明涉及半导体器件，课题在于提高半导体器件的可靠性。在具有半导体基板(SB)、半导体基板上的绝缘层(BX)、和绝缘层上的半导体层(SM)的SOI基板(1)上，形成薄膜SOI型的p型MISFET(Qp1)，其源漏区域即n+型半导体区域(SDN)在半导体层、和半导体层上的外延层(EP)中形成。在半导体基板(SB)的n型阱区域(NW1)内形成的p型MISFET(Qp1)的下部隔着绝缘层而形成有半导体层(GN)。在作为n型阱区域(NW1)的供电区域的n型接头区域(NTAPR)中，在n型阱区域的主面在不经由外延层(EP)的情况下形成硅化物层(SL)。
半导体器件

[发明专利]制造半导体器件的方法-CN201810463762.3有效
发明人： 山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2018-05-15 - 公布日： 2023-03-24 - 主分类号： H01L21/8234 文献下载
摘要：本公开涉及制造半导体器件的方法。提供了一种SOI衬底，其具有半导体衬底、形成在半导体衬底上的绝缘层以及形成在绝缘层上的半导体层。第一区域是用于在半导体层中形成低击穿电压MISFET的区域，并且已经从中去除了绝缘层和半导体层的第二区域是用于形成高击穿电压MISFET的区域。在第二区域中形成n型半导体区域且在第一区域中形成n型延伸区域之后，对半导体衬底执行第一热处理。此后，在第一和第二区域的每一个中形成扩散层，然后对半导体衬底执行第二热处理。这里，执行第一热处理的时间长于执行第二热处理的时间。
制造半导体器件方法

[发明专利]半导体装置的制造方法-CN201710350119.5有效
发明人： 山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2017-05-18 - 公布日： 2023-03-21 - 主分类号： H01L21/76 文献下载
摘要：[课题]本发明涉及半导体装置的制造方法。提高半导体装置的可靠性。[解决手段]准备在半导体基板SB上层叠绝缘层BX、半导体层SM和绝缘膜ZM1，在沟槽TR内埋入有元件分离区域ST的基板。通过干法蚀刻除去体区域1B的绝缘膜ZM1，然后通过干法蚀刻除去体区域1B的半导体层SM，然后通过干法蚀刻使体区域1B的绝缘层BX变得更薄。通过离子注入在SOI区域1A的半导体基板SB上形成第1半导体区域，通过离子注入在体区域1B的半导体基板SB上形成第2半导体区域。然后，通过湿法蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX。然后，在SOI区域1A的半导体层SM上形成第1晶体管，在体区域1B的半导体基板SB上形成第2晶体管。
半导体装置制造方法

[发明专利]半导体器件-CN201610947452.X有效
发明人： 山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2016-10-26 - 公布日： 2022-07-01 - 主分类号： H01L27/11 文献下载
摘要：本公开涉及功耗降低的半导体器件。该器件包括：n型阱区域，位于半导体主体的主面之上；元件隔离区域，位于主表面之上；第一和第二有源区域，位于n型阱区域中并且被元件隔离区域环绕；绝缘膜，位于第一有源区域中的主表面之上；半导体层，位于绝缘膜之上；栅电极层，通过栅极绝缘膜位于半导体层之上；p型源极和漏极区域，在栅电极层的两个端部处形成在半导体层中；伪栅电极层，通过栅极绝缘膜位于半导体层之上；n型半导体区域，位于第二有源区域中的n型阱区域表面之上；以及电源布线，与n型半导体区域耦合。伪栅电极层电浮置。
半导体器件

[发明专利]半导体器件-CN202210195379.0在审
发明人： 山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2016-10-26 - 公布日： 2022-06-03 - 主分类号： H01L27/11 文献下载
摘要：本公开涉及功耗降低的半导体器件。该器件包括：n型阱区域，位于半导体主体的主面之上；元件隔离区域，位于主表面之上；第一和第二有源区域，位于n型阱区域中并且被元件隔离区域环绕；绝缘膜，位于第一有源区域中的主表面之上；半导体层，位于绝缘膜之上；栅电极层，通过栅极绝缘膜位于半导体层之上；p型源极和漏极区域，在栅电极层的两个端部处形成在半导体层中；伪栅电极层，通过栅极绝缘膜位于半导体层之上；n型半导体区域，位于第二有源区域中的n型阱区域表面之上；以及电源布线，与n型半导体区域耦合。伪栅电极层电浮置。
半导体器件

[发明专利]半导体器件-CN202111326658.8在审
发明人： 山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2021-11-10 - 公布日： 2022-05-27 - 主分类号： H01L27/12 文献下载
摘要：本公开的实施例涉及半导体器件，并涉及提高半导体器件的可靠性。电阻元件包括SOI衬底的半导体层和半导体层上形成的外延半导体层。外延半导体层EP具有在半导体层上形成的并且彼此间隔开的两个半导体部分。半导体层具有形成一个半导体部分的区域、形成另一半导体部分的区域以及未形成外延半导体层的区域。
半导体器件

[发明专利]半导体设备及其制造方法-CN201710132353.0有效
发明人：前川径一;蒲原史朗;山县保司;山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2017-03-07 - 公布日： 2022-01-07 - 主分类号： H01L27/112 文献下载
摘要：为了提供一种能够改善信息的读出精度的配置有反熔丝存储单元的半导体设备。本发明提供一种半导体设备，其中，N沟道型的存储晶体管、选择核心晶体管和选择体晶体管分别以串联的方式电连接。存储晶体管和选择核心晶体管形成在SOI衬底的硅层中，并且，选择体晶体管形成在半导体衬底中。字线连接于存储晶体管的存储栅电极，并且，位线连接于选择体晶体管。在向位线施加与从字线施加到存储栅电极的电压极性相反的反电压的同时，执行写入操作。
半导体设备及其制造方法

[发明专利]半导体器件-CN201510630011.2有效
发明人： 山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2015-09-29 - 公布日： 2020-11-03 - 主分类号： H01L27/12 文献下载
摘要：本发明提供一种半导体器件，通过将作为存储元件的反熔丝元件设置在SOI衬底上，能够提高反熔丝元件及包含该反熔丝元件的选择晶体管在内的半导体器件的性能。将设置在构成SOI衬底的SOI层(SL)上的栅极电极(GM)和设置在SOI层(SL)上并包含高浓度的扩散区域D1在内的外延层(EP)所夹持的、与栅极电极(GM)的侧壁连接地形成的绝缘膜(IFM)作为在反熔丝元件的写入动作时发生绝缘破坏的对象。
半导体器件

[发明专利]半导体器件及其制造方法-CN201410429657.X有效
发明人： 山本芳树;吉田哲也;泽井宏悦 -专利权人：瑞萨电子株式会社
申请日： 2014-08-27 - 公布日： 2019-10-22 - 主分类号： H01L21/66 文献下载
摘要：一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。
半导体器件及其制造方法

[发明专利]制造半导体装置的方法-CN201811612371.X在审
发明人：丸山隆弘;山本芳树;齐藤俊哉 -专利权人：瑞萨电子株式会社
申请日： 2018-12-27 - 公布日： 2019-07-09 - 主分类号： H01L27/12 文献下载
摘要：本公开的实施例涉及制造半导体装置的方法。提供一种具有提高的可靠性的半导体装置。首先，提供包括绝缘层、半导体层和绝缘膜的衬底，该绝缘膜堆叠在半导体衬底上、并且具有填充有元件隔离部分的沟槽。在通过第一干法蚀刻来从体区域去除绝缘膜之后，通过第二干法蚀刻来从体区域去除半导体层。然后，通过蚀刻来去除SOI区域中的绝缘膜和体区域中的绝缘层。含有碳氟化合物气体的气体被用于第一干法蚀刻。通过第一干法蚀刻的元件隔离部分的蚀刻厚度至少等于紧接在开始第一干法蚀刻之前的绝缘膜的厚度与紧接在开始第一干法蚀刻之前的半导体层的厚度的总和。在第一干法蚀刻之后并且在第二干法蚀刻之前，执行氧等离子体处理。
干法蚀刻绝缘膜半导体装置半导体层体区域去除绝缘层蚀刻元件隔离衬底碳氟化合物气体氧等离子体处理堆叠填充半导体制造

[发明专利]半导体装置及其制造方法-CN201410163889.5有效
发明人： 山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2014-04-23 - 公布日： 2018-12-18 - 主分类号： H01L27/12 文献下载
摘要：本发明涉及半导体装置及其制造方法。在使用了SOI基板的半导体装置中，防止MISFET的动作不良，提高半导体装置的可靠性。另外，降低MISFET的寄生电阻，提高半导体装置的性能。以覆盖与SOI层SL邻接的元件分离区域STI的上表面的端部的方式，以宽的宽度来形成在SOI基板上部的SOI层SL上形成的外延层T1。由此，防止形成位置偏移了的接触插塞CP与SOI层SL下方的半导体基板SB连接。另外，通过以宽的宽度形成外延层T1，防止其下的SOI层SL的端部被硅化物化，从而防止MISFET的寄生电阻增大。
半导体装置寄生电阻外延层元件分离区域半导体基板接触插塞位置偏移上表面邻接硅化制造覆盖

[发明专利]半导体装置-CN201710447345.5在审
发明人： 山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2017-06-14 - 公布日： 2017-12-29 - 主分类号： H01L27/04 文献下载
摘要：本发明提供一种半导体装置。半导体装置具备基板；电路，具有形成于基板的晶体管；振荡电路，产生频率信号；基板电压产生电路，根据来自振荡电路的频率信号，产生基板电压；以及控制电路，在电路的待机期间，对振荡电路的频率信号的频率进行变更。
半导体装置

[发明专利]半导体装置及其制造方法-CN201210513055.3有效
发明人：由上二郎;岩松俊明;堀田胜之;槙山秀树;井上靖朗;山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2012-12-04 - 公布日： 2017-12-22 - 主分类号： H01L29/78 文献下载
摘要：提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。
半导体装置及其制造方法

[发明专利]半导体器件及其制造方法-CN201280070697.9有效
发明人： 山本芳树;槙山秀树;角村贵昭;岩松俊明 -专利权人：瑞萨电子株式会社
申请日： 2012-05-18 - 公布日： 2017-08-18 - 主分类号： H01L21/336 文献下载
摘要：一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极‑漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。
半导体器件及其制造方法

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