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[发明专利]半导体器件及其制造方法-CN201510673393.7有效
发明人：泽田真人;金冈龙范;堀田胜之 -专利权人：瑞萨电子株式会社
申请日： 2010-05-07 - 公布日： 2018-04-06 - 主分类号： H01L21/02 文献下载
摘要：本发明提供一种半导体器件及其制造方法，所述半导体器件包括阻止对半导体元件的电特性造成不良影响的元件隔离构造。残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。氧化硅膜9变薄的量，为利用HDP‑CVD法形成的压缩应力较高的氧化硅膜10(上层)在下层的氧化硅膜9上的叠层厚度。最终使形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力得以进一步提高。
半导体器件及其制造方法

[发明专利]半导体装置及其制造方法-CN201210513055.3有效
发明人：由上二郎;岩松俊明;堀田胜之;槙山秀树;井上靖朗;山本芳树 -专利权人：瑞萨电子株式会社
申请日： 2012-12-04 - 公布日： 2017-12-22 - 主分类号： H01L29/78 文献下载
摘要：提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。
半导体装置及其制造方法

[发明专利]半导体器件-CN201210259992.0有效
发明人： 堀田胜之;岩松俊明;槙山秀树 -专利权人：瑞萨电子株式会社
申请日： 2012-07-20 - 公布日： 2013-01-23 - 主分类号： H01L27/11 文献下载
摘要：为了提供具有改善特性的具有SRAM存储器单元的半导体器件。在其中布置包括SRAM的驱动晶体管的有源区域下方，经由绝缘层提供通过元件隔离区域围绕的n型背栅区域。其耦合到驱动晶体管的栅极电极。提供p阱区域，该p阱区域布置在n型背栅区域下方并且至少部分地延伸到比元件隔离区域更深的位置。其固定在接地电势。这种配置使得当晶体管处于导通状态时可以控制晶体管的阈值电势为高并且当晶体管处于截止状态时可以控制晶体管的阈值电势为低；并且控制使得向p阱区域与n型背栅区域之间的PN结施加正向偏压。
半导体器件

[发明专利]半导体器件及其制造方法-CN201010174770.X有效
发明人：泽田真人;金冈龙范;堀田胜之 -专利权人：瑞萨电子株式会社
申请日： 2010-05-07 - 公布日： 2010-11-10 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种半导体器件及其制造方法，所述半导体器件包括阻止对半导体元件的电特性造成不良影响的元件隔离构造。残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。氧化硅膜9变薄的量，为利用HDP-CVD法形成的压缩应力较高的氧化硅膜10(上层)在下层的氧化硅膜9上的叠层厚度。最终使形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力得以进一步提高。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法-CN200910151047.7无效
发明人：石桥真人;堀田胜之;山下朋弘;角村贵昭;黑井隆 -专利权人：株式会社瑞萨科技
申请日： 2009-07-07 - 公布日： 2010-02-24 - 主分类号： H01L21/765 文献下载
摘要：本发明提供一种半导体器件及其制造方法，该半导体器件能够形成其大小接近设计大小的元件区域，抑制类似于栅极致漏极泄漏的现象，并且进一步抑制由于导电膜的氧化而施加至元件区域的压应力。沟槽形成在半导体衬底的主表面中。通过氧化每个沟槽的壁表面，第一氧化物膜形成在壁表面上。形成嵌入的导电膜以嵌入在沟槽中。嵌入的导电膜在包含活性氧化物质的气氛中被氧化，从而形成第二氧化物膜。第三氧化物膜通过CVD或涂敷方法形成在第二氧化物膜上。
半导体器件及其制造方法

[发明专利]半导体装置的制造方法-CN200710169728.7无效
发明人：西田征男;林岳;山下朋弘;堀田胜之;永久克己 -专利权人：株式会社瑞萨科技
申请日： 2007-11-15 - 公布日： 2008-05-28 - 主分类号： H01L21/8238 文献下载
摘要：提供一种具有FUSI栅极中的硅化物成分一定、且晶体管特性稳定的MOS晶体管的半导体装置，并提供一种在1片晶圆内具有硅化物成分不同的MOS晶体管的半导体装置。用抗蚀剂掩模(RM)覆盖半导体衬底(1)表面，然后用光刻法及干式蚀刻工艺形成使多晶硅栅极(12)的整个上面露出的开口部(OP)。然后，通过开口部(OP)将氮以离子形式注入多晶硅栅极(12)内。此时的注入能量设定成使注入离子不穿透多晶硅栅极(12)。
半导体装置制造方法

[发明专利]半导体器件及其制造方法-CN200580036518.X无效
发明人：黑井隆;堀田胜之;北泽雅志;石桥真人 -专利权人：株式会社瑞萨科技
申请日： 2005-10-18 - 公布日： 2007-11-07 - 主分类号： H01L21/76 文献下载
摘要：一种用于高成品率地制造半导体器件的方法，该半导体器件能够可靠地通过沟槽型的元件隔离进行元件隔离、并且可有效地防止邻接元件的电位对其它节点产生影响，该方法包括以下工序：在基板上形成第1层的工序；蚀刻第1层和基板以形成沟槽的工序；热氧化沟槽的内壁的工序；在包含沟槽内的基板上淀积该沟槽的沟槽宽度的1/2以上膜厚的第1导电膜的工序；利用CMP法去除第1层上的第1导电膜，仅在沟槽内残留第1导电膜的工序；各向异性蚀刻沟槽内的第1导电膜，调整该导电膜的高度使其比基板的表面高度低的工序；利用CVD法在第1导电膜上淀积绝缘膜以便将其埋入沟槽内的第1导电膜上部的工序；利用CMP法使绝缘膜平坦化的工序；以及去除第1层的工序。
半导体器件及其制造方法

[发明专利]半导体装置的制造方法-CN200710104006.3有效
发明人：田中义典;堀田胜之;小林平治 -专利权人：株式会社瑞萨科技
申请日： 2004-02-27 - 公布日： 2007-10-17 - 主分类号： H01L21/336 文献下载
摘要：本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜(20)及硅氮化膜(21)的状态下，从Y方向的斜上方离子注入p型杂质(23₁、23₂)。当定义第1部分(21₁)和第4部分(21₄)的间隔及第3部分(21₃)和第6部分(21₆)的间隔为W1，第2部分(21₂)和第5部分(21₅)的间隔为W2，硅氧化膜(20)及硅氮化膜(21)的合计的膜厚为T时，作为离子注入的注入角度α，采用tan^－1(W2/T)＜α≤tan^－1(W1/T)的关系成立范围内的注入角度。在该范围内规定注入角度α后，通过硅氧化膜(13)向第2侧面(10A₂)及第5侧面(10A₅)内离子注入杂质(23₁、23₂)。
半导体装置制造方法

[发明专利]半导体器件制造方法-CN200610082695.8无效
发明人：一法师隆志;堀田胜之;前川繁登 -专利权人：株式会社瑞萨科技
申请日： 2006-05-12 - 公布日： 2006-11-15 - 主分类号： H01L21/84 文献下载
摘要：即使制造使用部分隔离和完全隔离组合使用技术进行元件隔离的绝缘隔离结构，可以获得这样的半导体制造方法，使用该方法能够制造出特性和形成于制作了绝缘隔离的SOI层内的半导体元件同样优良的半导体器件。使用被图形化的抗蚀剂和沟槽掩模作为掩模，蚀刻内壁氧化物薄膜和SOI层，形成了穿透SOI层并到达内嵌绝缘层的完全隔离沟槽。尽管此时除去了未在上部形成抗蚀剂的CVD氧化物薄膜的部分，由于氮化硅薄膜受CVD氧化物薄膜保护，氮化硅薄膜的厚度保持不变。接着，在除去抗蚀剂并在整个表面上沉积隔离氧化物薄膜之后，以该氮化硅薄膜作为抛光停止层通过执行CMP处理，在由氮化硅薄膜厚度所规定的高度以良好的厚度精度平整化隔离氧化物薄膜。
半导体器件制造方法

[发明专利]半导体装置的制造方法-CN200410008235.1无效
发明人：田中义典;堀田胜之;小林平治 -专利权人：株式会社瑞萨科技
申请日： 2004-02-27 - 公布日： 2005-02-02 - 主分类号： H01L21/8242 文献下载
摘要：本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜20及硅氮化膜21的状态下，从Y方向的斜上方离子注入p型杂质23₁、23₂。当定义第1部分21₁和第4部分21₄的间隔及第3部分21₃和第6部分21₆的间隔为W1，第2部分21₂和第5部分215的间隔为W2，硅氧化膜20及硅氮化膜21的合计的膜厚为T时，作为离子注入的注入角度α，采用tan^－1(W2/T)＜α≤tan^－1 (W1/T)的关系成立范围内的注入角度。在该范围内规定注入角度α后，通过硅氧化膜13向第2侧面10A₂及第5侧面10A₅内离子注入杂质23₁、23₂。
半导体装置制造方法

[发明专利]半导体装置-CN200410004093.1无效
发明人： 堀田胜之;黑井隆;北泽雅志 -专利权人：株式会社瑞萨科技
申请日： 2004-02-02 - 公布日： 2004-08-25 - 主分类号： H01L29/78 文献下载
摘要：本发明可获得能避免栅极电极所连接的接触插塞和源极·漏极区短路的半导体装置。用光刻胶8覆盖而未刻蚀的部分的多晶硅膜7，形成平板型的多晶硅膜10。多晶硅膜10在元件分离绝缘膜2的第1部分上形成。另外，多晶硅膜10与多晶硅膜9连接。接触插塞24在多晶硅膜10上形成。结果，可避免接触插塞24和漏极区5及源极区6短路。
半导体装置

[发明专利]半导体装置及半导体装置的制造方法-CN03157736.9无效
发明人：山下朋弘;堀田胜之;黑井隆 -专利权人：株式会社瑞萨科技
申请日： 2003-08-25 - 公布日： 2004-07-07 - 主分类号： H01L29/78 文献下载
摘要：本发明旨在提供可同时抑制反向窄沟道效应和在源/漏区与衬底之间的结漏电流的半导体装置及其制造方法。在活性区(14)的侧面(14T)中与Y方向相截的部分内，设置杂质浓度比沟道区(24)的中央部分高的高杂质浓度区(31)。而且，在侧面(14T)中与X方向相截的部分内，设置杂质浓度比高杂质浓度区(31)低的低杂质浓度区(32)。源/漏区(231)与低杂质浓度区(32)重叠，在这样的重叠部分上，高浓度PN结的形成得以抑制。
半导体装置制造方法

[发明专利]半导体器件-CN03123822.X无效
发明人：黑井隆;山下朋弘;堀田胜之 -专利权人：三菱电机株式会社
申请日： 2003-05-16 - 公布日： 2004-03-17 - 主分类号： H01L21/76 文献下载
摘要：本发明的是，同时消除空隙产生、掺杂的绝缘体中的杂质向半导体衬底等扩散以及由氮化硅膜引起的栅绝缘膜变薄这些与元件隔离有关的问题。在沟槽2内，在掺杂的氧化硅膜31D与衬底1之间配置氮氧化物膜310N1和氧化硅膜3101，在比掺杂的氧化硅膜31D更靠沟槽2的开口入口侧配置氧化硅膜3102。借助于利用氧化硅膜3101的氮化处理形成氮氧化物膜310N1。沟槽2的开口入口附近被氧化硅膜3101、3102和氮氧化硅膜310N1占据。
半导体器件

[发明专利]槽型元件分离结构的制造方法-CN98105361.0有效
发明人： 堀田胜之;黑井隆;酒井舞子 -专利权人：三菱电机株式会社
申请日： 1998-03-02 - 公布日： 2004-01-07 - 主分类号： H01L21/76 文献下载
摘要：提供一种在槽型元件分离的埋入氧化膜的边缘部分不发生凹洼的槽型元件分离结构的制造方法。解决的方法是不仅在硅衬底上形成的槽内部的埋入氧化膜的周围、而且在从硅衬底表面向上方突出的埋入氧化膜的侧面也形成耐刻蚀性比CVD膜高的热氧化膜。
元件分离结构制造方法

[发明专利]槽型元件分离结构-CN02157489.8有效
发明人： 堀田胜之;黑井隆;酒井舞子 -专利权人：三菱电机株式会社
申请日： 1998-03-02 - 公布日： 2003-07-16 - 主分类号： H01L21/76 文献下载
摘要：一种槽型元件分离结构，该结构在形成于硅衬底的槽内经由热氧化膜埋入了埋入氧化膜，其特征在于：上述埋入氧化膜的上表面的全部设置在所述硅衬底的上方；上述热氧化膜包括：形成在所述硅衬底的上方的第1热氧化膜部，和在上述硅衬底的下方将上述槽覆，并在上述硅衬底表面的高度与第1热氧化膜部相接的第2热氧化膜部；第1热氧化膜部和第2热氧化膜部，为使在上述槽壁垂直的方向上的膜厚在处于上述硅衬底表面的高度互相接触的部分成为最厚，分别具有在上述硅衬底的表面的高度互相接触的部分逐渐向外侧扩展的部分。
元件分离结构

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