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专利名称
农业 化学；冶金 建筑 机械工程 区域搜索
主分类
A 农业
B 作业；运输
C 化学；冶金
D 纺织；造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]存储元件及其制造方法-CN202210290791.0在审
  • 韦承宏;尤建祥 - 华邦电子股份有限公司
  • 2022-03-23 - 2023-10-10 - H10B41/30
  • 本发明提供一种存储元件及其制造方法，存储元件包括基底、多个堆叠结构以及保护层。多个堆叠结构沿着第一方向排列在基底的阵列区上，且每一堆叠结构沿着不同于第一方向的第二方向延伸。在存储元件的剖视图中，每一堆叠结构自基底依序包括电荷存储结构、控制栅极及顶盖层，且顶盖层具有多层结构。保护层覆盖堆叠结构的侧壁。电荷存储结构沿第一方向的宽度、控制栅极沿第一方向的宽度及顶盖层沿第一方向的宽度彼此实质上相等。
  • 存储元件及其制造方法
  • [发明专利]非易失性存储器装置及其制造方法-CN202010223228.2有效
  • 陈俊澔;钟维光 - 华邦电子股份有限公司
  • 2020-03-26 - 2023-10-10 - H10B41/10
  • 本发明提供一种非易失性存储器装置及其制造方法。非易失性存储器装置包括基板及形成于基板上的多个第一栅极结构及多个第二栅极结构。基板包括位于阵列区的中心区域及位于中心区域外的相对两侧的两个边缘区域。第一栅极结构位于中心区域中，且第二栅极结构位于边缘区域的其中一者中。各第一栅极结构具有第一宽度，各第二栅极结构具有小于第一宽度的第二宽度。第一栅极结构之间具有一第一间距，且第二栅极结构之间具有大于第一间距的第二间距。本发明能够改善存储器装置的良率、可靠度、耐久性及操作一致性。
  • 非易失性存储器装置及其制造方法
  • [发明专利]自对准多重图案化标记-CN202210296957.X在审
  • 徐巧玲;王礼谦 - 华邦电子股份有限公司
  • 2022-03-24 - 2023-10-03 - H01L23/544
  • 本发明提供一种自对准多重图案化标记。所述标记包括设置于衬底上的一组图案与覆盖层。所述一组图案包括在第一方向上延伸且彼此平行设置的多个条状图案，且相邻的两个条状图案的末端彼此连接以形成独立环形。所述覆盖层设置于所述衬底上且覆盖所述一组图案。所述覆盖层具有在与所述第一方向交错的第二方向上延伸的开口，且所述覆盖层覆盖每一个条状图案的相对的两个末端。
  • 对准多重图案标记
  • [发明专利]存储器以及存储器的读取方法-CN202210260297.X在审
  • 何文乔 - 华邦电子股份有限公司
  • 2022-03-16 - 2023-09-26 - G11C16/34
  • 本发明提供一种存储器，包括选中存储单元区块以及第一感测放大装置。选中存储单元区块以及第一感测放大装置均耦接至第一共同位线。第一感测放大装置用以：在漏电流检测模式中，检测选中存储单元区块在第一共同位在线漏电流以产生漏电流信息；在读取数据模式中，根据漏电流信息以提供参考信号，通过比较第一共同位在线的读取信号以及参考信号来产生读出数据，其中漏电流检测模式发生在读取数据模式前。
  • 存储器以及读取方法
  • [发明专利]半导体装置-CN202310186009.5在审
  • 矢野胜 - 华邦电子股份有限公司
  • 2023-03-01 - 2023-09-26 - G11C16/10
  • 本发明提供一种已改善数据处理效率的半导体装置，其包括：存储单元阵列，包括两个平面；控制器，能够对两个平面的读取动作及编程动作进行控制；两个锁存器，能够保持从一平面读取的数据或应编程至一平面的数据；及两个锁存器，能够保持从另一平面读取的数据或应编程至另一平面的数据，控制器在根据从外部输入的同时命令进行一平面的编程动作时，能够进行另一平面的读取动作。
  • 半导体装置
  • [发明专利]图案化的方法-CN202110291995.1有效
  • 陈达 - 华邦电子股份有限公司
  • 2021-03-18 - 2023-09-26 - H01L21/027
  • 本发明提供一种图案化的方法，包括：提供条纹层，其具有交替排列的多个A条与交替配置在所述A条之间的多个B条与多个C条；在条纹层上形成具有第一开口的第一掩膜层；移除外露于第一开口的A条与B条；在C条的侧壁与经蚀刻的B条的侧壁上分别形成多个第一间隙壁；在第一间隙壁的侧壁上分别形成多个第二间隙壁；在条纹层上形成具有第二开口的第二掩膜层；移除外露在第二开口的A条与C条；在B条的侧壁与第二间隙壁的侧壁上分别形成多个第三间隙壁；在第三间隙壁的侧壁上分别形成多个第四间隙壁；以及移除A条、第一间隙壁以及第三间隙壁以形成图案层。
  • 图案方法
  • [发明专利]半导体结构以及其形成方法-CN202010084404.9有效
  • 许哲睿;吕俊昇;童盈辅;晏懋昌;彭琬瑜 - 华邦电子股份有限公司
  • 2020-02-10 - 2023-09-26 - H10B41/00
  • 本发明提供一种半导体结构以及其形成方法，该半导体结构的形成方法包含以下步骤：提供衬底；形成堆叠结构于衬底上；形成阻障层于堆叠结构的侧壁上；形成第一介电层覆盖阻障层以及堆叠结构；移除第一介电层的一部分以暴露出堆叠结构的上部；形成金属层覆盖堆叠结构以及第一介电层；实行退火工艺使金属层与堆叠结构反应，以于堆叠结构的上部形成金属硅化物层；移除金属层的未反应部分；移除阻障层的一部分，以于阻障层的上方形成凹陷；以及形成第二介电层覆盖金属硅化物层以及第一介电层，以于堆叠结构的两侧形成空气间隙，藉此降低导电材料残留造成字元线短路的风险。
  • 半导体结构及其形成方法
  • [发明专利]半导体结构及其制造方法-CN202210269912.3在审
  • 林俊宏;蔡高财;刘重显;郭子豪;朱彦瑞 - 华邦电子股份有限公司
  • 2022-03-18 - 2023-09-22 - H01L21/768
  • 本公开提供半导体结构及其制造方法。形成第一主动区、第二主动区及第三主动区。在第一主动区、第二主动区及第三主动区之上形成第一介电层。在第一介电层中形成图案化区域，图案化区域包括空腔区及围绕介电区的介电区，且介电区对应于第二主动区。在空腔区中形成填充层。在第一介电层上形成盖层。在盖层之上形成第二介电层。形成贯穿第二介电层、盖层与第一介电层的多个第一接触孔与至少一第二接触孔。每个第一接触孔暴露对应的第一主动区的一部分，第二接触孔取代介电区并暴露第二主动区的一部分。在第一接触孔与第二接触孔中填入金属层。
  • 半导体结构及其制造方法
  • [发明专利]半导体存储器结构的形成方法-CN202210230131.3在审
  • 曾铃君;欧阳自明;邱品涵 - 华邦电子股份有限公司
  • 2022-03-09 - 2023-09-22 - H10B12/00
  • 一种半导体存储器结构的形成方法，包含形成第一图案化硬遮罩层于导电材料之上，第一图案化硬遮罩层包含多个第一长条图案以及与第一长条图案连接的高台图案，形成第二图案化硬遮罩层于第一图案化硬遮罩层之上，第二图案化硬遮罩层包含重叠第一长条图案的多个第二长条图案以及重叠高台图案的多个第一导线图案，使用第二图案化硬遮罩层刻蚀第一图案化硬遮罩层，第一长条图案的剩余部分形成多个焊垫图案，且高台图案的剩余部分形成多个第二导线图案，以及将焊垫图案和第二导线图案转移至导电材料。本发明可以节省半导体存储器结构的工艺成本，降低工艺难度，提升半导体装置的制造良品率。
  • 半导体存储器结构形成方法
  • [发明专利]动态随机存取存储器装置及其制造方法-CN202010138226.3有效
  • 朴哲秀;陈明堂 - 华邦电子股份有限公司
  • 2020-03-03 - 2023-09-22 - H10B12/00
  • 本发明提供一种动态随机存取存储器装置及其制造方法。此动态随机存取存储器装置包括层间介电层及多个电容单元形成于该基板上。层间介电层具有多个电容单元容置通孔且包括依序形成于基板上的第一支撑层、复合介电层及第二支撑层。复合介电层包括交替地堆叠的至少一第一绝缘层及至少一第二绝缘层。各电容单元容置通孔在第二绝缘层中形成第一开口，且在第一绝缘层中形成与第一开口相通的第二开口。第二开口的宽度大于第一开口的宽度。电容单元形成于电容单元容置通孔中。电容单元的顶部高于层间介电层的顶表面，且定义出凹陷区。
  • 动态随机存取存储器装置及其制造方法
  • [发明专利]半导体存储器结构及其形成方法-CN202210222244.9在审
  • 颜英竹 - 华邦电子股份有限公司
  • 2022-03-07 - 2023-09-19 - H10B12/00
  • 本申请提供一种半导体存储器结构及其形成方法；其中，所述半导体存储器结构包括：隔离区，包围主动区，位于基板之上；两字线，位于主动区之中；位线接点，位于两字线之间；第一位线，位于位线接点之上，位线接点包括多晶硅，并具有下凹的顶表面。本发明实施例借由刻蚀工艺扩大位线接点的接缝，再于接缝中填入位线的阻挡层，可降低位线接点电阻。此外，较短的位线接点以及较低的位线位置均可降低寄生电容。
  • 半导体存储器结构及其形成方法
  • [发明专利]闪存擦除方法-CN202210242827.8在审
  • 郑隆吉;郭盈杉;黄俊尧;郑如杰;庄育铮 - 华邦电子股份有限公司
  • 2022-03-11 - 2023-09-19 - G11C16/34
  • 本发明提供一种闪存的块擦除方法，块擦除方法是对闪存的块进行块擦除，块具有一预定块。闪存的块擦除方法包括：在进行块擦除时，对块内的字节逐一进行擦除验证；当字节没有通过擦除验证时，检查字节的擦除次数；当字节的擦除次数超过一预定门坎值时，以低于预定块大小的分割块进行块擦除，并且返回擦除验证阶段继续执行擦除验证；以及当字节的擦除次数没有超过预定值时，继续以预定块大小进行块擦除，并且返回擦除验证阶段继续执行擦除验证。
  • 闪存擦除方法
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