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[发明专利]一种提高三维存储器中外围电路穿通电压的结构和方法-CN201910896727.5有效
发明人： 许文山;董洁琼;田武;孙超 -专利权人：长江存储科技有限责任公司
申请日： 2019-09-23 - 公布日： 2022-04-15 - 主分类号： H01L27/11524 文献下载
摘要：本发明涉及半导体技术领域，提供了一种提高三维存储器中外围电路穿通电压的结构和方法。其中结构包括在厚度方向上设置于所述基层之上的高压P型阱区HVPW，在所述厚度方向上位于所述HVPW中，且对应待设置栅极的下方区域设置注入增强区；在正交于所述厚度方向的横向方向上，位于待设置栅极的下方区域的HVPW两侧，分别设置高压n型横向扩散漏极HVNLDD，所述HVNLDD接触所述HVPW。本发明通过在指定区域设置注入增强区，从而在提高PT参数特性的情况下，尽可能的减少了对BVDss的影响，改善了现有技术中高压N型器件在BVDss和PT参数上相互制约HVNLDD的技术瓶颈问题。
一种提高三维存储器外围电路通电结构方法

[发明专利]半导体器件、制作方法、三维存储器及存储系统-CN202111652637.5在审
发明人：孙超;许文山;江宁 -专利权人：长江存储科技有限责任公司
申请日： 2021-12-30 - 公布日： 2022-04-05 - 主分类号： H01L21/8234 文献下载
摘要：本发明提供了一种半导体器件、制作方法、三维存储器及存储系统，半导体器件的制作方法，包括：提供半导体层，半导体层包括有源区以及将有源区隔开的隔离区；在有源区中形成第一掺杂区；在有源区远离半导体层的一侧形成栅极，并在有源区中形成源极和漏极；其中，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，源极和漏极的掺杂类型与第一掺杂区的掺杂类型相同且掺杂浓度不同。通过在有源区和隔离区的交界处形成掺杂类型相同且掺杂浓度不同的第一掺杂区，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，能有效地改善半导体器件的Id‑Vg曲线的双驼峰现象，以提高半导体器件的性能。
半导体器件制作方法三维存储器存储系统

[发明专利]半导体设备及其形成方法-CN202180004248.3在审
发明人：陈亮;许文山 -专利权人：长江存储科技有限责任公司
申请日： 2021-10-29 - 公布日： 2022-03-11 - 主分类号： H01L27/11524 文献下载
摘要：一种半导体设备包括半导体衬底、形成于半导体衬底中的掺杂区、形成于掺杂区中的源极/漏极、形成于源极/漏极上的导电焊盘、设置于半导体衬底和掺杂区之上的暴露导电焊盘的栅极电介质层、形成于栅极电介质层上的栅极、形成于栅极、栅极电介质层和导电焊盘之上的绝缘层、以及形成于绝缘层中与导电焊盘电接触的触点。
半导体设备及其形成方法

[发明专利]半导体结构、其制作方法、存储器、存储系统与电子设备-CN202111284207.2在审
发明人：王欣;许文山;甘程 -专利权人：长江存储科技有限责任公司
申请日： 2021-11-01 - 公布日： 2022-02-08 - 主分类号： H01L29/78 文献下载
摘要：本申请提供了一种半导体结构、其制作方法、存储器、存储系统与电子设备。半导体结构包括基底结构、栅极结构、介质层和金属层，其中，基底结构包括间隔的源区和漏区，源区和漏区包括轻掺杂漏区，栅极结构位于基底结构的表面上且部分位于间隔的轻掺杂漏区之间，介质层至少位于轻掺杂漏区的表面上，金属层位于介质层的远离轻掺杂漏区的表面上，且与零电位连接。因此，该半导体结构，通过在轻掺杂漏区上形成介质层，在介质层上形成金属层，将金属层连接零电位，使得轻掺杂漏区和栅极结构重叠的地方的电子从轻掺杂漏区的表面向底部移动，进而缓解了轻掺杂漏区与栅极结构的重叠区域的电场过大而导致器件较早的发生击穿的问题。
半导体结构制作方法存储器存储系统电子设备

[发明专利]MOS晶体管的制造方法、集成电路的制造方法、MOS晶体管及集成电路-CN201811354071.6有效
发明人： 许文山;董洁琼 -专利权人：长江存储科技有限责任公司
申请日： 2018-11-14 - 公布日： 2022-02-01 - 主分类号： H01L21/336 文献下载
摘要：本申请公开了一种MOS晶体管的制造方法、集成电路的制造方法、MOS晶体管及集成电路。该MOS晶体管的制造方法包括：在半导体衬底中形成轻掺杂区；在所述半导体衬底表面形成栅介质层；在所述栅介质层表面形成栅极；以及在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极，其中，所述轻掺杂区在形成所述栅介质层之前形成。该MOS晶体管的制造方法通过在栅介质层形成之前形成轻掺杂区，因此在形成轻掺杂区时不会对栅介质层造成影响，从而提高MOS晶体管的良率和可靠性。
mos 晶体管制造方法集成电路

[实用新型]一种真菌检测用垃圾灭菌处理设备-CN202121452618.3有效
发明人：杨海雁;韦志超;许文山;杨继兴 -专利权人：杨海雁
申请日： 2021-06-29 - 公布日： 2021-12-24 - 主分类号： A61L11/00 文献下载
摘要：本实用新型公开了一种真菌检测用垃圾灭菌处理设备，包括设备主体、灭菌箱、导料筒、盖板和连接块，设备主体内部两侧的底端皆活动连接有破碎辊，设备主体顶端的中间位置活动连接有连接块，连接块内部的底端固定连接有磁条，设备主体内部的底端设置有灭菌箱，灭菌箱的底端固定连接有导料筒，设备主体外部一侧的顶端安装有控制面板。本实用新型通过在设备主体内部顶端的两侧设置的放置槽，连接块可以卡在两侧设备主体顶端的放置槽内部，从而使连接块可以稳定放置在设备主体的顶端，当第一电机带动破碎辊转动对垃圾进行破碎处理时，垃圾中的金属制品就会被磁条所吸出，则避免了金属制品导致破碎辊的卡死。
一种真菌检测垃圾灭菌处理设备

[发明专利]存储器外围电路的阈值调整层的形成方法和外围电路结构-CN201810353239.5有效
发明人： 许文山;田武 -专利权人：长江存储科技有限责任公司
申请日： 2018-04-19 - 公布日： 2021-08-27 - 主分类号： H01L27/11526 文献下载
摘要：本发明涉及一种存储器外围电路的阈值调整层的形成方法和外围电路结构，所述阈值调整层的形成方法包括：提供衬底，所述衬底包括外围电路的高压区域；在所述衬底表面形成图形化掩膜层，所述图形化掩膜层至少暴露部分所述高压区域；以所述图形化掩膜层为掩膜，对所述高压区域进行阈值调整注入，在所述高压区域内形成阈值调整层和/或在所述高压区域表面形成高压器件的栅介质层。仅在所述高压区域形成阈值调整层，避免对其他区域器件性能造成影响。
存储器外围电路阈值调整形成方法结构

[发明专利]一种外围电路及三维存储器-CN202010282845.X有效
发明人： 许文山;刘威 -专利权人：长江存储科技有限责任公司
申请日： 2020-04-08 - 公布日： 2021-07-20 - 主分类号： H01L27/11519 文献下载
摘要：本申请提供一种外围电路及三维存储器。所述外围电路包括多个阵列排列的半导体器件，在所述外围电路的第二方向上间隔排列的相邻所述半导体器件之间设有底部隔离，以实现相邻所述半导体器件的电隔离，在所述外围电路的第一方向上间隔排列的相邻两排所述半导体器件之间设有连接结构，所述第一方向和所述第二方向垂直，所述连接结构用于连接所述第二方向上相邻所述半导体器件的第一类型阱区。本申请提供的外围电路解决了现有技术中的外围电路一个区域的场效应晶体管之间不能共享一个区域的阱区连接的问题。
一种外围电路三维存储器

[发明专利]制作高压器件与半导体器件的方法-CN201811062282.2有效
发明人： 许文山;孙超;田武 -专利权人：长江存储科技有限责任公司
申请日： 2018-09-12 - 公布日： 2021-07-16 - 主分类号： H01L21/336 文献下载
摘要：本申请公开了一种制作高压器件与半导体器件的方法，该高压器件的制作方法包括：在半导体衬底上形成氧化层，氧化层形成有第一开口，部分半导体衬底通过第一开口暴露；在氧化层上形成栅极；在半导体衬底中形成源区；在氧化层上形成掩模层，掩模层具有第三开口，第一开口通过第三开口暴露；以及经由第三开口、氧化层以及第一开口在半导体衬底中形成漏区，其中，第三开口的尺寸大于第一开口的尺寸，源区与漏区位于栅极两侧。通过氧化层中的第一开口形成边界曲率半径较大的漏区，从而减小了漏区边缘的电场，提高了器件的耐高电压性能。
制作高压器件半导体器件方法

[发明专利]一种外围电路及三维存储器-CN202010269408.4有效
发明人： 许文山;刘威 -专利权人：长江存储科技有限责任公司
申请日： 2020-04-08 - 公布日： 2021-06-08 - 主分类号： H01L27/11519 文献下载
摘要：本申请提供一种外围电路及三维存储器，所述外围电路包括多个阵列排列的半导体器件组，在所述外围电路的第一方向上间隔排列的相邻两列所述半导体器件组之间和在所述外围电路的第二方向上间隔排列的相邻两排所述半导体器件组之间均设有底部隔离，所述第一方向和所述第二方向垂直，以实现相邻所述半导体器件组的电隔离，在所述第一方向上的相邻两组所述半导体器件组之间设有连接结构，所述连接结构用于连接所述第一方向上相邻所述半导体器件组的第一类型阱区。本申请提供的外围电路解决了现有技术中的外围电路相邻的场效应晶体管之间不能共享一个区域的阱区连接的问题。
一种外围电路三维存储器

[发明专利]半导体器件及其制备方法-CN202011145062.3在审
发明人：孙超;许文山 -专利权人：长江存储科技有限责任公司
申请日： 2020-10-23 - 公布日： 2021-02-05 - 主分类号： H01L21/28 文献下载
摘要：本发明提供一种半导体器件及其制备方法，所述半导体器件包括半导体衬底、设置于半导体衬底中的阱区、设置于半导体衬底上的栅极及位于栅极与阱区之间的栅氧化层，形成栅氧化层的方法包括：在阱区需要形成栅氧化层的区域形成重掺杂过渡区，重掺杂过渡区的导电类型与阱区的导电类型相同，且重掺杂过渡区的掺杂浓度大于阱区的掺杂浓度；对阱区需要形成栅氧化层的区域进行氧化处理，重掺杂过渡区能够增加氧化速率，形成栅氧化层。本发明能够在不增加氧化处理时间的情况下增加栅氧化层的厚度，降低栅极漏电流，相较于现有技术，大大节省了生产时间，提高了生产效率，节约了半导体器件的制造成本。
半导体器件及其制备方法

[发明专利]一种外围电路及三维存储器-CN202011177022.7在审
发明人： 许文山 -专利权人：长江存储科技有限责任公司
申请日： 2020-10-28 - 公布日： 2021-01-29 - 主分类号： H01L27/11526 文献下载
摘要：一种外围电路和三维存储器，外围电路包括多个半导体器件、至少一个第一贯穿硅触点和第一底部隔离，至少一个第一贯穿硅触点设于相邻的两个半导体器件之间，并且第一贯穿硅触点与相邻的半导体器件之间设有间隔区，第一底部隔离设于间隔区内；第一底部隔离包括绝缘体和金属隔离件，金属隔离件嵌入绝缘体，并且金属隔离件接地。通过在半导体器件和第一贯穿硅触点之间的间隔区设置第一底部隔离，第一底部隔离具有绝缘体，并在绝缘体内嵌入具有较好隔离效果的金属隔离件，从而降低第一贯穿硅触点与半导体器件的耦合效应，有效减小耦合效应导致的半导体器件的电压波动幅度。
一种外围电路三维存储器

[发明专利]衬底掺杂结构及其形成方法-CN201810420939.1有效
发明人： 许文山;方欣欣 -专利权人：长江存储科技有限责任公司
申请日： 2018-05-04 - 公布日： 2020-12-11 - 主分类号： H01L21/265 文献下载
摘要：本发明涉及一种衬底掺杂结构及其形成方法，包括：提供衬底，包括隔离区域和第一掺杂阱区域；在衬底表面形成暴露出所述隔离区域以及所述第一掺杂阱区域的第一图形化掩膜层；以第一图形化掩膜层为掩膜，对衬底进行场注入，在所述隔离区域内以及第一掺杂阱区域内同时形成场掺杂区；以所述第一图形化掩膜层为掩膜，对衬底进行第一掺杂离子注入，在所述隔离区域内以及第一掺杂阱区域内同时形成第一掺杂区；在衬底表面形成暴露出第一掺杂阱区域的第二图形化掩膜层；以第二图形化掩膜层为掩膜，对衬底进行第二离子注入，在第一掺杂阱区域内形成第二掺杂区，第一掺杂区位于所述第二掺杂区内。上述方法能够提高器件性能，且无需增加光罩的数量。
衬底掺杂结构及其形成方法

[发明专利]半导体器件及其制造方法-CN201910568036.2有效
发明人： 许文山;董洁琼 -专利权人：长江存储科技有限责任公司
申请日： 2019-06-27 - 公布日： 2020-07-24 - 主分类号： H01L21/8234 文献下载
摘要：本发明涉及一种半导体器件及其制造方法，该制造方法包括以下步骤：提供半导体结构，所述半导体结构包括衬底，所述衬底具有高压器件区；在所述高压器件区之上形成栅氧化层；在所述衬底中定义逻辑器件区；在所述高压器件区和逻辑器件区表面形成氧化层，所述氧化层的厚度小于所述栅氧化层的厚度；在所述栅氧化层侧边的衬底中形成轻掺杂漏区；以及在所述氧化层之下的轻掺杂漏区中形成源极和漏极。本发明所提供的由高压器件和低压逻辑器件相结合的半导体器件具有良好的性能。
半导体器件及其制造方法

[实用新型]一种支架-CN201921277629.5有效
发明人： 许文山 -专利权人： 许文山
申请日： 2019-08-08 - 公布日： 2020-05-22 - 主分类号： F16M11/02 文献下载
摘要：本实用新型实施例提供一种支架，包括底座、支撑组件以及多个支腿，支撑组件包括转动的设置在底座上的支撑板，所述的支撑板包括本体及设置在本体两端的前抵柱、后抵柱，所述的前抵柱、本体及后抵柱围设成一容置空间，用于置放物品，多个支腿用于支撑底座，支撑板与底座之间还设置有锁止件，用于限定支撑板转动的角度，通过支撑板转动设置，且通过锁止件容易的限定支撑板转动角度，从而使得支撑组件能够方便和容易的支撑各种不同规格的物品，如手机、平板或书本。
一种支架