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[发明专利]存储器及其工作方法和形成方法-CN201810040571.6有效
发明人：廖淼;潘梓诚 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路新技术研发(上海)有限公司
申请日： 2018-01-16 - 公布日： 2023-05-26 - 主分类号： H10B10/00 文献下载
摘要：一种存储器及其工作方法和形成方法，其中，所述存储器包括：位于所述衬底中的第一阱区，所述第一阱区中具有第一掺杂离子；位于所述第一阱区顶部表面的第二阱区，所述第二阱区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反；位于所述第二阱区表面的栅极结构，所述栅极结构包括相对的第一侧和第二侧；位于所述栅极结构第一侧的第二阱区中的第一掺杂区，所述第一掺杂区中具有第三掺杂离子，所述第三掺杂离子的导电类型与所述第二掺杂离子的导电类型相反；与所述第二阱区电连接的源线。所述存储器的能耗较低。
存储器及其工作方法形成

[发明专利]半导体结构及其形成方法-CN202110070489.X在审
发明人：王孝远;张进书;宋辉;潘梓诚 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-01-19 - 公布日： 2022-07-29 - 主分类号： H01L29/06 文献下载
摘要：一种半导体结构及其形成方法，半导体结构包括：栅极结构，位于基底上，以平行于基底表面，且垂直于栅极结构的延伸方向为横向；漏极，位于栅极结构的一侧；第一漂移区，与漏极位于栅极结构的同一侧，第一漂移区在基底中的投影覆盖漏极在基底中的投影；第二漂移区，位于栅极结构中靠近漏极的一端，且第一漂移区和第二漂移区在横向上相间隔，第二漂移区的离子掺杂浓度高于第一漂移区的离子掺杂浓度。本发明实施例中，第一漂移区在基底中的投影覆盖漏极在基底中的投影，因此第一漂移区承载的漏极压降较高，使得LDMOS的击穿电压较高；且因为第二漂移区的离子掺杂浓度高于第一漂移区的离子掺杂浓度，从而第一漂移区的导通电阻较小，使得LDMOS的导通电流较大。
半导体结构及其形成方法

[发明专利]变容二极管及其形成方法-CN201710132009.1有效
发明人：王楠;潘梓诚 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2017-03-07 - 公布日： 2021-08-06 - 主分类号： H01L29/93 文献下载
摘要：本发明提供了一种变容二极管及其形成方法，所述变容二极管包括形成于一半导体衬底上的第一导电层以及形成于所述第一导电层上第二导电层；所述第一导电层和所述第二导电层相隔离，所述第一导电层连接至一第一端子，所述第二导电层和所述半导体衬底可连接至同一端子。即，本发明提供的变容二极管中，通过所述第二导电层不仅可实现多电极的同时引出，以缩减所述变容二极管的尺寸；并且，所述第二导电层和第一导电层还可构成一附加电容，有利于增加所述变容二极管的最大电容值Cmax，进而可改善其调谐范围。
变容二极管及其形成方法

[发明专利]鳍式场效应晶体管及其形成方法-CN201710310992.1有效
发明人：王楠;潘梓诚;洪中山 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-05-05 - 公布日： 2021-07-13 - 主分类号： H01L29/78 文献下载
摘要：一种鳍式场效应晶体管及其形成方法，方法包括：提供半导体衬底，半导体衬底上具有鳍部，鳍部的侧壁包括第一侧壁区和位于第一侧壁区上的第二侧壁区；在半导体衬底和鳍部上形成层间介质层，层间介质层中具有暴露出鳍部部分侧壁表面和部分顶部表面的开口；在开口的侧壁和底部形成目标功函数层，目标功函数层包括仅覆盖第一侧壁区的第一目标区和仅覆盖第二侧壁区的第二目标区，第二目标区和位于鳍部顶部表面上的目标功函数层中掺杂有改性离子，第一目标区具有第一有效功函数值，第二目标区、以及位于鳍部顶部表面上的目标功函数层具有第二有效功函数值，第一有效功函数值小于第二有效功函数值。所述方法提高了鳍式场效应晶体管的电学性能。
场效应晶体管及其形成方法

[发明专利]半导体结构及其形成方法-CN201710173880.6有效
发明人： 潘梓诚 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-03-22 - 公布日： 2021-06-08 - 主分类号： H01L29/78 文献下载
摘要：一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有鳍部；在所述基底上形成伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述伪栅极层两侧的鳍部内形成源漏掺杂区。所述方法能够提高半导体结构的性能。
半导体结构及其形成方法

[发明专利]存储器及其工作方法和形成方法-CN201810007935.0有效
发明人：廖淼;潘梓诚 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路新技术研发(上海)有限公司
申请日： 2018-01-04 - 公布日： 2021-04-02 - 主分类号： H01L27/11 文献下载
摘要：一种存储器及其工作方法和形成方法，其中，所述存储器包括：衬底；位于所述衬底中的第一阱区，所述第一阱区中具有第一掺杂离子；位于所述第一阱区顶部表面的第二阱区，所述第二阱区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反；位于所述第二阱区表面的栅极结构；位于所述栅极结构一侧的第二阱区中的掺杂区，所述掺杂区中具有第三掺杂离子，所述第三掺杂离子的导电类型与所述第二掺杂离子的导电类型相反。所述存储器结构简单，集成度较高。
存储器及其工作方法形成

[发明专利]一种可编程存储单元及电子装置-CN201710058822.9有效
发明人：廖淼;潘梓诚 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2017-01-23 - 公布日： 2021-02-23 - 主分类号： H01L27/102 文献下载
摘要：本发明提供一种可编程存储单元及电子装置，包括：半导体衬底，包括浮置阱区；垂直双极结型晶体管和MOS变容器，所述MOS变容器的源极和漏极均设置在形成于所述浮置阱区中，所述浮置阱区也用作所述垂直双极结型晶体管的基区内，其中，所述MOS变容器用作电压控制可变电容器，当所述垂直双极结型晶体管导通时，所述垂直双极结型晶体管用作电容可编程载流子注入器，将载流子注入到所述浮置阱区内，进而通过有载流子注入和无载流子注入使MOS变容器的电容产生高电容和低电容两种独立状态，进而实现双态电容存储。
一种可编程存储单元电子装置

[发明专利]半导体装置的制造方法-CN201710505666.6有效
发明人：王楠;潘梓诚;洪中山 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2017-06-28 - 公布日： 2020-12-04 - 主分类号： H01L21/3215 文献下载
摘要：本申请公开了一种半导体装置的制造方法，涉及半导体技术领域。所述方法包括：提供衬底结构，所述衬底结构包括：衬底；在所述衬底上用于MOS器件的鳍片；在所述衬底上位于所述鳍片周围的隔离区，所述隔离区的上表面低于所述鳍片的上表面；在所述隔离区和所述鳍片上的层间电介质层，所述层间电介质层具有露出所述鳍片的一部分的沟槽；在所述鳍片的露出部分的上表面和侧面上的栅极电介质层，以及在所述栅极电介质层上的功函数金属层；以及对所述功函数金属层进行离子注入，以增大所述MOS器件的阈值电压。本申请可以提高MOS器件的可靠性。
半导体装置制造方法

[发明专利]一种半导体器件及其制造方法、电子装置-CN201510270812.2有效
发明人： 潘梓诚;林仰魁;施雪捷 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2015-05-25 - 公布日： 2019-04-09 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供形成有隔离结构、栅极结构和位于栅极结构两侧的侧壁结构的半导体衬底，隔离结构将半导体衬底分为PMOS区和NMOS区；在侧壁结构之间以及侧壁结构与隔离结构之间的半导体衬底中形成凹槽；在位于PMOS区的凹槽中形成嵌入式锗硅层，在位于NMOS区的凹槽中形成嵌入式碳硅层；对嵌入式锗硅层和嵌入式碳硅层下方的半导体衬底实施预离子注入，以提升阈值电压。根据本发明，可以改善器件的阈值电压的不均衡分布现象。
一种半导体器件及其制造方法电子装置

[发明专利]半导体器件及形成CMOS器件应力膜的方法-CN201010022575.5有效
发明人：叶好华;王媛;潘梓诚 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2010-01-08 - 公布日： 2011-07-13 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供了一种形成CMOS器件应力膜的方法及半导体器件，该方法包括步骤：提供半导体衬底，所述半导体衬底包括有源区，其中有源区上形成有NMOS晶体管和PMOS晶体管，NMOS晶体管包含有NMOS掺杂区，PMOS晶体管包含有位于N阱内的PMOS掺杂区，在NMOS掺杂区和PMOS掺杂区之间具有隔离区；在半导体衬底上形成应力膜，所述应力膜覆盖NMOS晶体管和PMOS晶体管；去除PMOS晶体管及隔离区上的应力膜。本发明可以提高同批制造的MOS器件的稳定性和一致性。
半导体器件形成 cmos 器件应力方法

[发明专利]P型掺杂超浅结及PMOS晶体管的制作方法-CN200910199987.3有效
发明人：施雪捷;潘梓诚 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-12-04 - 公布日： 2011-06-08 - 主分类号： H01L21/04 文献下载
摘要：一种超浅结的制作方法，包括：提供半导体衬底；对所述半导体衬底进行离子注入，所述注入离子的总的扩散速度低于硼离子；对所述半导体衬底进行尖峰退火处理。采用总的扩散速度低于硼离子的离子作为超浅结的掺杂离子，在后续尖峰退火处理时，可以减小掺杂离子向半导体衬底的扩散效应，从而稳定了超浅结的结深，避免了尖峰退火峰值温度不稳定对结深的影响。
掺杂超浅结 pmos 晶体管制作方法

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