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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]硅晶绝缘体结构、半导体结构以及形成半导体结构的方法-CN201911046622.7有效
发明人：陈冠荣;李宗霖;林俊铭;江文智;王证鈜 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-10-30 - 公布日： 2023-05-05 - 主分类号： H01L21/762 文献下载
摘要：本公开的一些实施例提供沟槽隔离的结构以及方法。在一些实施例中，公开一种硅晶绝缘体结构。硅晶绝缘体结构包括一基板、一介电层以及一多晶硅区域。基板包括一处理层、一绝缘层、一埋入层以及一沟槽。绝缘层是布设在处理层之上。埋入层是布设在绝缘层之上。沟槽是从埋入层的一上表面向下延伸，并在处理层中终止。介电层是位于沟槽的一底表面上，并接触处理层。多晶硅区域是位于沟槽中，并接触介电层。
绝缘体结构半导体以及形成方法

[发明专利]半导体结构和其制造方法-CN202211046548.0在审
发明人：林玉珠;江文智;任啟中;苏明宏;苏美甄;李家纬;苏冠玮;盘家铭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-08-30 - 公布日： 2022-12-27 - 主分类号： H01L29/423 文献下载
摘要：本公开所述的一些实施方式提供一种半导体结构及其制造方法。半导体结构包括耦合至半导体结构的基板的第一端点。第一端点包括形成在基板上的穿隧层、形成在穿隧层上的第一导电结构和形成在第一导电结构的顶表面和第一弯曲侧表面上的介电质结构。半导体结构包括耦合至基板的第二端点。第二端点包括形成在隔离结构上的第二导电结构。第二导电结构具有第二弯曲侧表面，以及介电质结构设置在第一弯曲侧表面和第二弯曲侧表面之间。
半导体结构制造方法

[发明专利]半导体结构和其制造方法-CN202211054961.1在审
发明人：林玉珠;江文智;任啟中;苏明宏;苏美甄;李家纬;苏冠玮;盘家铭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-08-30 - 公布日： 2022-12-27 - 主分类号： H01L29/423 文献下载
摘要：本文描述的一些实施方式提供一种半导体结构和其制造方法。半导体结构包括耦合至半导体结构的基板的第一端点，其中第一端点包括形成在基板上的穿隧层的第一部分和形成在穿隧层的第一部分上的第一栅极。半导体结构包括耦合至基板并且邻近于第一端点的第二端点，其中第二端点包括形成在基板上的穿隧层的第二部分、形成在穿隧层的第二部分上的第二栅极和形成在第二栅极的顶表面和侧表面上的介电质结构。半导体结构包括耦合至绝缘结构并且邻近于第二端点的第三端点，其中第三端点包括形成在绝缘结构上的第三栅极。
半导体结构制造方法

[发明专利]绝缘体上覆硅结构、半导体结构及其制造方法-CN201911181822.3有效
发明人：陈冠荣;王证鈜;林俊铭;李宗霖;林炫政;江文智 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-11-27 - 公布日： 2022-07-15 - 主分类号： H01L21/762 文献下载
摘要：公开用于减少工艺电荷损坏的结构和方法。在一范例中，公开绝缘体上覆硅(SOI)结构。此绝缘体上覆硅结构包含：基底、多晶硅区和蚀刻停止层。此基底包含：操作层、设置在操作层上方的绝缘层以及设置在绝缘层上方的埋层。多晶硅区从埋层的上表面向下延伸且终止于操作层。蚀刻停止层位于基底上。蚀刻停止层接触基底和多晶硅区两者。
绝缘体上覆硅结构半导体及其制造方法

[发明专利]快闪记忆体单元及其制造方法与其阵列-CN202110703759.6在审
发明人：林玉珠;任啟中;刘怡伶;江文智;廖耕颍;董怀仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-06-24 - 公布日： 2022-07-01 - 主分类号： H01L27/11519 文献下载
摘要：揭示一种快闪记忆体元件及其制造方法与其阵列。快闪记忆体元件位于基材上，包含浮动栅极电极、位于基材与浮动栅极电极之间的穿隧介电层、长度较小的控制栅极电极、以及位于浮动栅极电极与长度较小的控制栅极之间的控制栅极介电层。长度较小的控制栅极的主轴的长度小于浮动栅极电极的主轴的长度。
记忆体单元及其制造方法与其阵列

[发明专利]晶体管、半导体元件及其形成方法-CN202110220562.7在审
发明人：林玉珠;任啟中;江文智;苏明宏;陈永翰;苏美甄;盤家铭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-02-26 - 公布日： 2022-05-20 - 主分类号： H01L29/423 文献下载
摘要：一种晶体管、半导体元件及其形成方法。在一些实行方案中，一或多个半导体处理工具可通过以下操作形成半导体元件的第一端子：将穿隧氧化物层沉积于半导体元件的主体的第一部分上；将第一体积的基于多晶硅的材料沉积于穿隧氧化物层上；及将第一介电层沉积于第一体积的基于多晶硅的材料的上部表面上，且将第二介电层沉积于第一体积的基于多晶硅的材料的侧表面上。一或多个半导体处理工具可通过以下操作形成半导体元件的第二端子：将第二体积的基于多晶硅的材料沉积于半导体元件的主体的第二部分上。第二体积的基于多晶硅的材料的侧表面邻近于第二介电层。
晶体管半导体元件及其形成方法

[发明专利]半导体装置及形成半导体装置的方法-CN202110303986.X在审
发明人：沈宇骏;任啟中;洪雅琪;林玉珠;江文智 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-03-22 - 公布日： 2022-05-10 - 主分类号： H01L29/78 文献下载
摘要：一种半导体装置及形成半导体装置的方法，在一些实施方式中，一或多个半导体处理工具可沉积第一介电层于半导体装置的基板上。一或多个半导体处理工具可沉积浮动栅极于第一介电层上。一或多个半导体处理工具可沉积第二介电层于浮动栅极上与半导体装置的基板上。一或多个半导体处理工具可沉积第一控制栅极于第二介电层的一第一部分上。一或多个半导体处理工具可沉积第二控制栅极于第二介电层的一第二部分上，其中第二介电层的第三部分位于第一控制栅极与浮动栅极之间以及位于第二控制栅极与浮动栅极之间。
半导体装置形成方法

[发明专利]半导体元件及其制造方法-CN202110307382.2在审
发明人：任啟中;洪雅琪;沈宇骏;王舜能;江文智 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-03-23 - 公布日： 2022-05-10 - 主分类号： H01L29/788 文献下载
摘要：一种半导体元件及其制造方法，在一些实施方式中，一或多个半导体处理机台可形成三层堆叠多晶硅结构于半导体元件的基材上。此一或多个半导体处理机台可形成一或多个多晶硅基元件于半导体元件的基材上，其中三层堆叠多晶硅结构具有第一高度，第一高度大于一或多个多晶硅基元件的一或多个第二高度。此一或多个半导体处理机台可对半导体元件进行化学机械研磨(CMP)操作，其中进行化学机械研磨操作包含使用三层堆叠多晶硅结构作为化学机械研磨操作的终止层。
半导体元件及其制造方法

[发明专利]具有高压器件的半导体器件结构-CN201811416706.0有效
发明人：林宏洲;邱奕正;卡思克·穆鲁克什;陈益民;林炫政;江文智;张震谦;詹智元;吴国铭;蔡俊琳 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-11-26 - 公布日： 2022-05-03 - 主分类号： H01L29/06 文献下载
摘要：提供了一种高压半导体器件结构。高压半导体器件结构包括半导体衬底，半导体衬底中的源极环和半导体衬底中的漏极区域。高压半导体器件结构还包括围绕源极环的侧面和底部的掺杂环以及围绕漏极区域和掺杂环的侧面和底部的阱区。阱区的导电类型与掺杂环的导电类型相反。高压半导体器件结构还包括导体，该导体电连接到漏极区域并且在阱区的外围上方并且横穿阱区的外围延伸。另外，高压半导体器件结构包括在导体和半导体衬底之间的屏蔽元件环。屏蔽元件环在阱区的外围上方延伸并横穿阱区的外围。本发明实施例涉及具有高压器件的半导体器件结构。
具有高压器件半导体器件结构

[发明专利]形成半导体装置的方法-CN202011368887.1在审
发明人：王证鈜;陈冠荣;李宗霖;江文智 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-11-30 - 公布日： 2021-11-23 - 主分类号： H01L21/8249 文献下载
摘要：公开一种形成晶体保护多晶硅层的方法，所述方法在后续工艺期间不会产生有缺陷的空隙，从而为下面的装置提供有效的保护。在一个实施例中，一种形成半导体装置的方法包括：在第一多晶硅层上沉积保护涂层；在保护涂层上形成外延层；以及在外延层之上沉积第二多晶硅层，其中保护涂层包括第三多晶硅层，其中第三多晶硅层在介于600摄氏度到700摄氏度范围内的第一温度下沉积，且其中保护涂层中的第三多晶硅层被配置成当第二多晶硅层被刻蚀时保护第一多晶硅层。
形成半导体装置方法

[发明专利]半导体装置及其制造方法-CN202110181730.6在审
发明人：任啟中;林玉珠;郭原呈;江文智;廖耕颍;董怀仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-02-09 - 公布日： 2021-10-22 - 主分类号： H01L27/11521 文献下载
摘要：本案提供一种具有金属氧化物半导体场效晶体管(MOSFET)元件的半导体装置及其制造方法，半导体装置包括：浮栅层，形成于基板中的沟槽内；穿隧介电层，位于沟槽的侧壁及底部上；控制栅介电层，位于浮栅层的顶表面上；控制栅层，位于控制栅介电层的顶表面上；及侧壁间隔物，位于控制栅介电层及控制栅层的侧壁上。
半导体装置及其制造方法

[发明专利]快闪记忆体装置、其形成方法和快闪记忆体单元阵列-CN202110177332.7在审
发明人：林玉珠;盤家铭;任啟中;江文智;廖耕颍;董怀仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-02-09 - 公布日： 2021-06-29 - 主分类号： H01L27/11519 文献下载
摘要：一种快闪记忆体装置、其形成方法和快闪记忆体单元阵列，快闪记忆体装置包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极、在基板半导体层内形成并由浮动栅极电极横向隔开的具有第二导电类型掺杂的一对主动区、在基板半导体层内形成并从浮动栅极电极横向偏离的抹除栅极电极，以及覆盖浮动栅极电极的控制栅极电极。浮动栅极电极可在基板半导体层的第一开口中形成，并且抹除栅极电极可在基板半导体层的第二开口中形成。快闪记忆体装置的多个示例可配置成快闪记忆体单元的二维阵列。
记忆体装置形成方法单元阵列

[发明专利]集成电路及其制造方法-CN201811133972.2有效
发明人：卡思克·穆鲁克什;江文智;蔡俊琳;霍克孝;吴国铭;陈柏智;苏如意;林炫政;陈益民;林宏洲;邱奕正 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-09-27 - 公布日： 2021-03-30 - 主分类号： H01L27/02 文献下载
摘要：本申请的各个实施例涉及其中高压金属氧化物半导体(HVMOS)器件与高压结终端(HVJT)器件集成的集成电路(IC)。在一些实施例中，第一漂移阱和第二漂移阱位于衬底中。第一漂移阱和第二漂移阱以环形图案交界且具有第一掺杂类型。外围阱位于衬底中且具有与第一掺杂类型相反的第二掺杂类型。外围阱围绕并分离第一漂移阱和第二漂移阱。主体阱位于衬底中且具有第二掺杂类型。此外，主体阱位于第一漂移阱上方并且通过第一漂移阱与外围阱间隔开。栅电极位于第一漂移阱和主体阱之间的结上方。本申请还提供了集成电路的制造方法。
集成电路及其制造方法

[发明专利]高压电阻器件-CN201711278227.2有效
发明人：邱奕正;江文智;蔡俊琳;吴国铭;林炫政;陈益民;林宏洲;卡思克·穆鲁克什 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-12-06 - 公布日： 2020-12-22 - 主分类号： H01L21/28 文献下载
摘要：本发明实施例涉及一种能够使用小覆盖区接收高压的高压电阻器件以及相关的制造方法。在一些实施例中，高压电阻器件具有包括第一掺杂类型的第一区的衬底和布置在第一区上方的衬底内并具有第二掺杂类型的漂移区。具有第一掺杂类型且横向接触漂移区的主体区；在漂移区内布置具有第二掺杂类型的漏极区，以及隔离结构，位于漏极区和主体区之间的衬底上方。电阻器结构位于隔离结构上方并且具有连接至漏极区的高压端子和连接至隔离结构上方的栅极结构的低压端子。
高压电阻器件

[发明专利]集成电路及其制造方法-CN201811278324.6有效
发明人：卡思克·穆鲁克什;江文智;钟久华;蔡俊琳;吴国铭;林炫政;林天声;陈益民;林宏洲;邱奕正 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-10-30 - 公布日： 2020-12-22 - 主分类号： H01L27/07 文献下载
摘要：本申请的各个实施例针对集成电路及其制造方法，其中，自举金属氧化物半导体(MOS)器件与高电压金属氧化物半导体(HVMOS)器件和高电压结终端(HVJT)器件集成。在一些实施例中，漂移阱位于半导体衬底中。漂移阱具有第一掺杂类型并且具有环形顶部布局。第一切换器件位于漂移阱上。第二切换器件位于半导体衬底上、漂移阱的侧壁中的凹口处。外围阱位于半导体衬底中并且具有与第一掺杂类型相反的第二掺杂类型。外围阱围绕漂移阱、第一切换器件和第二切换器件，并且进一步将第二切换器件与漂移阱和第一切换器件分隔开。
集成电路及其制造方法

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