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[发明专利]半导体器件及其制造方法-CN202010099223.3有效
发明人：安佑松;李相惇;吴容哲 -专利权人：夏泰鑫半导体（青岛）有限公司
申请日： 2020-02-18 - 公布日： 2023-01-06 - 主分类号： H10B12/00 文献下载
摘要：本发明关于一种半导体器件及制造方法。一种半导体器件包括基板，栅极特征，栅极间隔和介电层。所述栅极特征在所述基板上方，并包含栅电极。所述栅极间隔位于所述栅极特征的侧壁上。所述电介质与所述栅极间隔接触，并具有比所述栅电极更大的厚度。本发明还提供一种半导体器件制造方法，该方法包括提供具有一对栅极特征的基板，形成间隔层在所述栅极特征之上，去除所述间隔层的一部分以暴露出所述栅极特征的顶表面，和形成第一介电层在所述间隔层和所述栅极特征的顶表面上，在所述栅极特征之间的第一介电层中形成第一缝。
半导体器件及其制造方法

[发明专利]一种反熔丝存储单元及其写入方法和读取方法、电子设备-CN202011606730.8在审
发明人： 李相惇;安佑松;申靖浩;赵劼;杨涛;张欣 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-28 - 公布日： 2022-07-01 - 主分类号： H01L27/112 文献下载
摘要：本公开提供了一种反熔丝存储单元及其写入方法和读取方法、电子设备。其中，该反熔丝存储单元包括半导体基底、栅氧化层、字线和位线等。半导体基底上形成有晶体管，本公开一个反熔丝存储单元只包含一个晶体管。晶体管包括栅极、源极和漏极。栅氧化层处于半导体基底与栅极之间，栅氧化层的厚度为一个固定值，即整个栅氧化层的厚度不随位置的变化而变化。字线与栅极连接，位线与源极和漏极连接。本公开的反熔丝最小存储单元只需使用一个晶体管，占据的空间更小。因此，本公开提供的技术方案有助于半导体器件的集成化和小尺寸要求，提高了数据存储密度，具有非常广阔的市场前景。本公开能够明显降低加工难度和成本，提高产品良率。
一种反熔丝存储单元及其写入方法读取电子设备

[发明专利]反熔丝存储单元及其数据写入方法和读取方法、电子设备-CN202011606747.3在审
发明人： 李相惇;申靖浩;赵劼;杨涛;张欣 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-28 - 公布日： 2022-07-01 - 主分类号： G11C17/16 文献下载
摘要：本公开提供了反熔丝存储单元及其数据写入方法和读取方法、电子设备。该反熔丝存储单元可包括半导体基底、栅氧化层、第一位线、第二位线及字线。半导体基底上形成有晶体管，一个反熔丝存储单元具有一个晶体管，晶体管包括栅极、源极及漏极。栅氧化层设置于半导体基底与栅极之间。第一位线与源极连接，第二位线与漏极连接，这两条位线可分别用于数据写入和数据读取。字线与栅极连接。本公开可在一个反熔丝存储单元上使用两根位线，以使采用本公开技术方案的半导体器件具有更高的良率和可信赖度。本公开可以明显降低反熔丝存储单元的加工难度，并能够进一步缩小反熔丝存储单元的尺寸，具有非常广阔的市场前景。
反熔丝存储单元及其数据写入方法读取电子设备

[发明专利]一种集成电路的布局布线方法及装置-CN202011375187.5在审
发明人：孙永载;李相惇;赵劼;杨涛;张欣 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-11-30 - 公布日： 2022-06-03 - 主分类号： G06F30/392 文献下载
摘要：本公开提供一种集成电路的布局布线方法及装置。其中方法包括：在集成电路的布局完成后，选择单元配线段在布线区域的第一方向和第二方向上进行预布线，所述第一方向和第二方向垂直；根据所述单元配线段的寄生参数以及集成电路的网表文件和约束文件，基于标准单元库优化集成电路的标准单元配置；对标准单元配置完成后集成电路进行实际布线及布线优化，得到初始版图；对所述初始版图进行设计规则检查和时序验证，以继续优化版图。该方案的优点在于：如果是同样难度的集成电路设计，可以缩短设计日程，提高效率；可以使集成电路设计初期时序预测值与设计完成后时序实际值差异最小化，从而去除预测和实际性能差异导致的危险性。
一种集成电路布局布线方法装置

[发明专利]一种存储单元的检测方法和检测电路-CN202011140774.6在审
发明人： 李相惇;孙永载;赵劼;杨涛;张欣 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-10-22 - 公布日： 2022-04-22 - 主分类号： G11C29/12 文献下载
摘要：本发明涉及一种存储单元的检测方法和检测电路。存储单元的检测方法包括如下步骤：在封装存储块之前，将存储块边缘单元的字线的一端以及位线的一端分别通过第一放大器和第二放大器，与内建自测逻辑电路的输入端连接；对与内建自测逻辑电路连接的字线和位线施加测量电压或测量电流；通过内建自测逻辑电路的输出端输出边缘单元的测量结果。将位于存储块边缘单元的字线的一端以及位线的一端分别通过第一放大器和第二放大器与内建自测逻辑电路的输入端连接，再施加测量电压或测量电流，通过内建自测逻辑电路的输出端输出测量结果，能够在不影响存储单元的情况下对存储块进行性能检测，方法便捷，不影响产品良率和产品成本。
一种存储单元检测方法电路

[发明专利]一种DRAM存储器的性能检测方法和检测电路-CN202011092831.8在审
发明人： 李相惇;孙永载;赵劼;杨涛;张欣 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-10-13 - 公布日： 2022-04-15 - 主分类号： G11C29/08 文献下载
摘要：本发明涉及一种DRAM存储器的性能检测方法和检测电路。DRAM存储器的性能检测方法包括如下步骤：将存储单元的字线的一端和/或位线的一端分别与测量焊盘连接，所述存储单元位于DRAM存储器的边缘；对与所述测量焊盘连接的字线的一端和/或位线的一端施加测量电压或测量电流；通过所述测量焊盘输出测量结果。通过将位于DRAM存储器的边缘的存储单元的字线的一端和/或位线的一端分别与测量焊盘连接，施加测量电压或测量电流，输出所述测量结果，能够在不影响存储单元的情况下对存储器进行性能检测，不影响产品良率和产品的成本。
一种 dram 存储器性能检测方法电路

[发明专利]一种半导体器件及其制造方法、存储器、电子设备-CN202011080066.8在审
发明人： 李相惇;赵劼;杨涛;张欣 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-10-10 - 公布日： 2022-04-12 - 主分类号： H01L27/108 文献下载
摘要：本公开提供了一种半导体器件及其制造方法、存储器、电子设备。该半导体器件包括设置于半导体基底上的第一隔离结构和第二隔离结构等。第一隔离结构环绕设置于第一、第二栅堆叠周围，第二隔离结构设置于第一、第二栅堆叠之间。该方法包括：在半导体基底上形成第一隔离结构和第二隔离结构；在第一隔离结构围成的区域内形成被第二隔离结构隔开的第一栅堆叠和第二栅堆叠，并在第二隔离结构上形成位线接触部。存储器包括本公开任一实施例中的半导体器件。电子设备包括存储器。本公开能够在不改变半导体器件原有的尺寸和性能的前提下有效地抑制行锤效应，从而彻底解决现有额外增加电路的方案存在的器件尺寸增大、信号传输时间延长等问题。
一种半导体器件及其制造方法存储器电子设备

[发明专利]与非门树结构-CN202010923207.1在审
发明人： 李相惇;张欣;杨红;杨涛;李俊峰;王文武 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-09-04 - 公布日： 2022-03-22 - 主分类号： G01R31/26 文献下载
摘要：本公开提供了一种与非门树结构，与非门树结构包括：多个与非门；其中，第一个与非门的第一输入端连接第一输入信号，第一个与非门的输出端作为整个与非门树结构的输出，第一个与非门的第二输入端连接第二个与非门的输出端。本公开的优点在于，本公开为了实现无环形振荡器的面积增加，因此，将输入信号分为与非门树测定用和环形振荡器用两种，两种情况下，均采用包含在输入输出端子内部的与非门电路。两种情况下的输出结果都可以得到。因此，本公开不必扩大的产品的尺寸，利于半导体器件的小型化及成本抑制。
与非门结构

[发明专利]一种半导体结构、电子设备和方法-CN202010276077.7在审
发明人： 李相惇;刘金彪;杨涛;李俊峰;王文武 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-04-09 - 公布日： 2021-10-19 - 主分类号： H01L23/556 文献下载
摘要：本发明涉及一种半导体结构、电子设备和方法，包括：布线层，所述布线层包括金属布线；位于所述布线层上的屏蔽层，所述屏蔽层包括一个或多个屏蔽区域，各屏蔽区域覆盖其下方与其对应的金属布线，所述屏蔽区域经由通孔电连接金属布线。通过在布线层上沉积形成屏蔽层，并将最终布线层与接地焊盘相连，能够最大化遮蔽效果，最小化α粒子产生的软错误率，提高产品的稳定性和性能，不用再次执行系统或信号处理，减少消除软错误所需的时间。
一种半导体结构电子设备方法

[发明专利]分频电路及具有该分频电路的环形振荡器-CN202010043650.X在审
发明人： 李相惇 -专利权人：夏泰鑫半导体（青岛）有限公司
申请日： 2020-01-15 - 公布日： 2021-07-16 - 主分类号： H03K21/02 文献下载
摘要：一种分频电路，所述分频电路包括第一触发电路、第二触发电路及第一反相器，所述第一触发电路的输出端与所述第二触发电路的输入端电连接，所述第二触发电路的输出端与所述第一反相器的输入端电连接，所述第一反相器的输出端与所述第一触发电路的输入端电连接，其中，所述第一触发电路受来自外部的第一时钟信号控制，所述第二触发电路受所述第一时钟信号反相后控制，当所述第一触发电路接收到一第一输入信号时，所述第一触发电路及第二触发电路对输入信号进行分频处理，并通过所述第一反相器输出一第二时钟信号，且使得所述第一时钟信号的频率为第二时钟信号频率的两倍。本发明还公开了具有该分频电路的环形振荡器。
分频电路具有环形振荡器

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