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[发明专利]一种多电源域全芯片ESD保护架构-CN202310498133.5在审
发明人：王小明;乐立鹏;方新嘉;庞敏;王伊卜 -专利权人：北京微电子技术研究所;北京时代民芯科技有限公司
申请日： 2023-05-05 - 公布日： 2023-10-24 - 主分类号： H02H9/04 文献下载
摘要：本发明属于芯片架构领域，具体涉及了一种多电源域全芯片ESD保护架构，旨在解决现有技术未从全芯片的全方位保护着手，芯片的抗ESD能力尚达不到预期的问题。本发明包括：分别设置于芯片输入输出端口区和芯片核心区的多个ESD电源钳位电路，用于形成ESD电流的低阻抗泄放通路，钳位电源总线电压低于设定值；分别设置于多电源域全芯片的各电源域之间轨间电路，用于形成不同电源域之间的ESD电流的低阻抗泄放通路；分别设置于芯片输入输出端口环与芯片核心区的设定位置的多组ESD防护电路构成的ESD电源网络，用于消除电源线、地线寄生电容及电阻对ESD的负面影响。本发明提高了整个芯片的抗ESD能力，达到了对整个芯片提供全方位保护的目的。
一种电源芯片 esd 保护架构

[发明专利]一种抗辐射RS码译码电路-CN201911378536.6有效
发明人：王佩;乐立鹏;安印龙;方新嘉;魏星;权晶;楚晓梅;陈战;王兆辉;王琰 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2019-12-27 - 公布日： 2023-08-29 - 主分类号： H03M13/15 文献下载
摘要：本发明公开了一种抗辐射RS码译码电路，包括：伴随式计算模块，用于对接收到的码字R(x)进行计算，得到伴随多项式S(x)；关键方程求解模块，用于对伴随多项式S(x)进行关键方程求解，得到错误位置多项式Λ(x)和错误值多项式ω(x)；错误图案搜索模块，用于计算得到错误位置和错误位置对应的错误值；数据缓存模块，用于对接收到的码字R(x)进行缓存；纠错输出模块，用于读取数据缓存模块中缓存的码字R(x)，根据错误图案搜索模块计算得到的错误位置和错误位置对应的错误值对读取的缓存的码字R(x)进行纠错，并输出码字C。本发明所述的抗辐射RS码译码电路，缩小了电路面积、降低了电路功耗，在提高电路性能的同时还增强了电路的可靠性。
一种辐射 rs 译码电路

[发明专利]一种Turbo码译码器、用于Turbo码的分量译码器及分量译码方法-CN201811581671.6有效
发明人：魏星;乐立鹏;方新嘉;安印龙;谢应辉 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2018-12-24 - 公布日： 2023-04-14 - 主分类号： H03M13/29 文献下载
摘要：本发明公开了一种Turbo码译码器、用于Turbo码的分量译码器及分量译码方法。卷积码状态转移器，用于计算分量编码器的后向转移状态和该后向转移状态下的输出值、前向转移状态和该前向转移状态下的输入值；后向分支转移概率模块，按照倒序输入的系统信息位、校验位，计算出各后向转移状态下系统信息位的后向分支转移概率；后向递推概率模块，计算各后向转移状态下系统信息位的后向递推概率β值；前向分支转移概率模块，计算出各前向分支转移概率；前向递推概率模块，计算前向转移状态下系统信息位的前向递推概率α值；对数似然比模块，计算得到系统信息位被译码为0的概率和系统信息位被译码为1的概率和两者的对数似然比。本发明结构简单，节约硬件资源。
一种 turbo 译码器用于分量译码方法

[发明专利]一种I、Q路DAC同步设计方法-CN202210137718.X在审
发明人：谷艳;陈雷;华璐;刘风华;王琰;刘亚鹏;行涛;谢应辉;王兆辉;乐立鹏;马城城;方新嘉;王伊卜 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2022-02-15 - 公布日： 2022-09-09 - 主分类号： H04L7/00 文献下载
摘要：本发明一种I、Q路DAC同步设计方法。在设计中，需要使用数字、模拟变换将多个电平的数字基带信号转换为模拟信号发送至IQ矢量调制器形成射频信号发送，需要保证IQ矢量相位，就需要I、Q两路的DAC同步工作，但是I路和Q路使用两个独立的MUXDAC，这样就需要一种方式将两个独立工作的DAC联系起来，并且能够判断出是否实现同步工作。本发明中采用两个DAC的输出时钟与数据的关联特性，将两个DAC的输出时钟进行比较，使用DAC输出时钟的2倍频的8相位时钟采样判断判断DAC工作是否同步，可以在设计实现上用较低频率实现高频数据的处理。
一种 dac 同步设计方法

[发明专利]一种芯片高速接口数据对齐的Layout实现方法-CN202210345599.7在审
发明人：王琰;王兆辉;行涛;谷艳;谢应辉;方新嘉;乐立鹏;马城城 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2022-03-31 - 公布日： 2022-07-22 - 主分类号： G06F30/396 文献下载
摘要：本发明公开了一种芯片高速接口数据对齐的Layout实现方法，对ASIC芯片多通道输出数据实现对齐，该方法通过获取高速接口相关网表中的时序器件，在物理布局前Fix相关时序器件，生成高速接口相关的时钟树，经时序路径分析后加入时钟补偿模块实现同步时钟树，以数据对齐调整模块对数据路径进行调整，用以实现芯片在高速多通道下接口输出数据对齐，对片外信号进行零偏差传输。采用本方法可减少高速接口数据的输出偏差，从而提高芯片的性能及稳定性。该方法可与通用设计EDA工具相结合，嵌入业界标准Layout版图设计流程。
一种芯片高速接口数据对齐 layout 实现方法

[发明专利]一种动态配置通道的总线互联系统-CN202011459829.X在审
发明人： 方新嘉;陈雷;乐立鹏;安印龙;刘亚鹏;魏星;王佩 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2020-12-11 - 公布日： 2021-04-02 - 主分类号： G06F13/12 文献下载
摘要：本发明涉及一种动态配置通道的总线互联系统，属于总线互联结构设计领域；包括输入多路模块IN MUX、输出多路模块OUT MUX、0‑m号通道模块Channel和通道控制器Channel CTRL；本发明与现有互联总线相比，可以根据需要传输的数据量动态的开启或关闭合适数据通道数目，可以实现兼顾高吞吐率和低功耗的优点。
一种动态配置通道总线联系

[发明专利]一种FFT芯片的优化方法-CN202011488037.5在审
发明人：刘亚鹏;乐立鹏;安印龙;谷艳;方新嘉;楚晓梅 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2020-12-16 - 公布日： 2021-04-02 - 主分类号： G06F30/337 文献下载
摘要：本发明涉及一种FFT芯片的优化方法，属于FFT芯片设计领域；步骤一、将2048点的FFT芯片分解成6级运算；每级运算都用到旋转因子步骤二、将旋转因子用三角函数表示为步骤三、将旋转因子三角函数中的角度元素用x表示，即步骤四、计算出x范围为0°‑45°时，cosx和‑sinx的全部值，通过计算旋转因子的全部值，将其存储在FFT芯片中的ROM中，即完成FFT芯片的优化；本发明通过改变FFT计算中的一个常量系数，即旋转因子的产生与存储，从而减少ROM中存储的数据，来提高器件的效率和减少占用的资源。
一种 fft 芯片优化方法

[发明专利]一种单粒子加固FPGA的用户寄存器状态捕获电路-CN201610127480.7有效
发明人：林彦君;陈雷;张彦龙;张帆;刘增荣;赵元富;王硕;方新嘉 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2016-03-07 - 公布日： 2019-07-23 - 主分类号： G11C19/28 文献下载
摘要：一种单粒子加固FPGA的用户寄存器状态捕获电路，包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，晶体管M3、晶体管M4放置在用户寄存器、SRAM存储单元之间，捕获信号产生电路产生输出信号CAPTURE，控制导通晶体管M3、晶体管M4导通，实现数据捕获回读。本发明状态捕获电路与现有技术相比，通过进行捕获回读操作，如果发现配置存储器阵列中存储的配置码流发生单粒子翻转，可以进行动态部分重配，如果配置存储器阵列中存储捕获用户寄存器状态的SRAM存储单元状态出现错误，可以对相应的逻辑进行复位处理，显著降低了FPGA芯片的单粒子翻转累积效应。
一种粒子加固 fpga 用户寄存器状态捕获电路

[发明专利]一种具有码流纠检错功能的单粒子加固FPGA配置电路-CN201610079915.5有效
发明人：张彦龙;陈雷;林彦君;孙华波;赵元富;张帆;刘增荣;方新嘉 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2016-02-04 - 公布日： 2018-11-06 - 主分类号： G06F11/10 文献下载
摘要：一种具有码流纠检错功能的单粒子加固FPGA配置电路，包括总线接口电路、配置总线、配置寄存器、编码纠错电路、配置存储器阵列；总线接口电路解析配置比特码流得到配置寄存器地址、内部数据并通过配置总线送至对应配置寄存器，配置寄存器根据内部指令字进行读写、配置、纠错操作，编码纠错电路接收配置数据字后产生校验码，并送至配置存储器阵列，读取配置数据字、校验码并进行纠错，配置存储器阵列加载配置数据字及对应的校验码。本发明通过增加编码纠错电路，能够在配置完成后读取配置存储器阵列中配置数据字进行检错纠错，解决了SRAM型FPGA芯片在空间辐射环境中由于单粒子翻转容易引入逻辑错误的问题，具有较好的应用价值。
一种具有码流纠检错功能粒子加固 fpga 配置电路

[发明专利]一种单粒子加固FPGA分布式RAM的写入时序匹配电路-CN201610080515.6有效
发明人：李学武;张彦龙;方新嘉;陈雷;张进成;赵元富;文治平;林彦君 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2016-02-04 - 公布日： 2018-09-11 - 主分类号： G11C11/413 文献下载
摘要：本发明提出了一种单粒子加固FPGA分布式RAM的写入时序匹配电路，包包括与门、单粒子加固触发器、镜像单粒子加固静态随机访问存储器、n级延时链、n选1多路选择器、n位配置单元、反相器、传输门、单粒子瞬态滤波器、二选一选择器、查找表单粒子加固静态随机访问存储器及其配置单元。FPGA的WR和EN信号依次通过与门、单粒子加固触发器，得到选通信号，选通信号通过镜像单粒子加固静态随机访问存储器、n级延时链和n选1多路选择器组成的反馈回路。该电路可以自动测量分布式随机访问存储器所需的写入时间，并允许用户开启或关闭FPGA中单粒子瞬态滤波器时，通过编程n位配置单元的值调整数据写入分布式RAM的宽度，实现SRAM型FPGA单粒子设计加固后的时序匹配。
一种粒子加固 fpga 分布式 ram 写入时序匹配电路

[发明专利]一种单粒子加固FPGA的查找表电路-CN201510616844.3有效
发明人：赵元富;方新嘉;陈雷;李学武;张彦龙;王浩弛;邓先坤;林彦君;孙雷;于晓华 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2015-09-24 - 公布日： 2018-07-06 - 主分类号： H03K19/177 文献下载
摘要：本发明提出了一种单粒子加固FPGA的查找表电路，包括单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF。可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。本发明在实现具有可选锁存功能的多路选择器时，能够极大减少单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率，为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。
多路选择器单粒子锁存查找表电路可选逻辑设计二输入多路选择器静态随机存储器存储单元逻辑资源查找表占用率配置

[发明专利]一种可通过用户输入输出端口完成FPGA重配的配置电路-CN201510634203.0有效
发明人：赵元富;林彦君;张彦龙;王浩弛;邓先坤;方新嘉;李学武;陈雷 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2015-09-29 - 公布日： 2018-01-19 - 主分类号： G06F13/40 文献下载
摘要：本发明提出了一种可通过用户输入输出端口完成FPGA重配的配置电路。通过在传统配置电路架构中增加用户配置接口电路，将用户输入输出端口(用户IOB)与配置电路连接，为用户输入输出端口能访问配置电路，并完成动态重配提供了条件，同时对配置电路中的总线接口电路作了改进，使其兼容用户输入输出端口并行配置、系统输入输出端口并行配置和串行配置的三种工作模式。本发明避免了配置电路对固定系统输入输出端口的依赖，使FPGA器件在置入用户系统后仍可改变其内部功能实现系统内可重构，增加了FPGA芯片的灵活性和可靠性。
一种通过用户输入输出端口完成 fpga 配置电路

[发明专利]一种带有保护模块的JTAG电路-CN201410381645.4有效
发明人：文治平;邓先坤;李学武;陈雷;赵元富;张彦龙;林彦君;王浩驰;方新嘉;张帆 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2014-08-05 - 公布日： 2017-04-12 - 主分类号： G06F21/31 文献下载
摘要：一种带有保护模块的JTAG电路，包括TAP控制器、指令寄存器、指令译码器、保护模块、BYPASS寄存器、器件ID寄存器、边界扫描寄存器、TDO电路，以及输入端口和输出端口，该电路在IEEE 1149.1标准的基础上，新增了锁定指令和解锁指令，通过代码识别方式实现JTAG电路锁定和解锁控制，防止非法用户对JTAG电路的控制，可以有效提高JTAG电路的安全性，防止外界通过JTAG电路对芯片系统进行攻击，本发明可以与IEEE 1149.1标准完全兼容，且硬件花销小。
一种带有保护模块 jtag 电路

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