专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]可用于轻量级神经网络的纯整型量化方法-CN202110421738.5有效
  • 姜伟雄;哈亚军 - 上海科技大学
  • 2021-04-20 - 2023-09-26 - G06F30/27
  • 本发明提供了一种可用于轻量级神经网络的纯整型量化方法,其特征在于,包括以下步骤:获得当前一层特征图各通道的像素值的最大值;将特征图每个通道的每一个像素的像素值除以最大值的t次方,t∈[0,1];将权重各通道的值乘以对应特征图通道的像素值的最大值;经过处理的特征图与经过处理的权值卷积后得到下一层特征图。在SkyNet和MobileNet上分别验证了本发明提供的算法,在SkyNet上取得了INT8无损量化,在MobileNetv2上取得了迄今最高的量化精度。
  • 用于轻量级神经网络整型量化方法
  • [发明专利]高能效FPGA实现的乱序并行最大流\最小割方法-CN202310121083.9在审
  • 闫光耀;刘心哲;哈亚军;汪辉 - 上海科技大学
  • 2023-02-15 - 2023-06-23 - G06F9/50
  • 本发明公开了一种高能效FPGA实现的乱序并行最大流\最小割方法。本发明将一个单层大型二维格状图折叠成一个多层小型格状图。此方法有两重好处:折叠网格架构可以储存并处理一个尺寸远大于处理器阵列尺寸的格状图;此架构还赋予二维处理器阵列垂直方向的自由度,使其可以利用垂直方向的自由度提高架构的并行潜力。通过本发明提出的折叠网格架构,使一个小尺寸的处理器阵列拥有处理一个尺寸远大于它的格状图的能力。同时此折叠网格架构可以利用折叠的轴对称性,大量减少数据在处理器阵列中的跨边界传输,从而减少数据移动带来的额外开销。本发明还提出了一种乱序并行执行技术,此技术可以充分挖掘折叠网格架构中的并行潜力。
  • 能效fpga实现并行最大最小方法
  • [发明专利]用于低温计算的高效能存储器-CN202310016205.8在审
  • 束宇豪;张宏图;哈亚军 - 上海科技大学
  • 2023-01-06 - 2023-06-23 - G11C11/4091
  • 本发明公开了一种用于低温计算的高效能存储器,其特征在于,包括若干存储器组,每个存储器组包括一个CSDB‑GC宏模块、通用地址译码器和不同地址译码器,CSDB‑GC宏模块包括若干列本地块,每个本地块包括若干个CSDB‑GC存储器单元。芯片最终测量结果表明,该16Kb CSDB‑eDRAM实现了16.67秒的数据保留时间,该结果相较于4.2K条件下最先进的低温eDRAM工作提升了2.6倍,并实现了更低的刷新功耗(0.11pW/Kb)。此外,它还实现了710ps(1.41GHz)的更快访问时间。与最先进的工作相比,其动态功耗开销最低,为49.23uW/Kb。
  • 用于低温计算高效能存储器
  • [发明专利]基于GPU的逻辑重写加速方法-CN202310179690.0在审
  • 李琳;哈亚军 - 上海科技大学
  • 2023-02-27 - 2023-06-13 - G06F9/50
  • 本发明公开了一种基于GPU的逻辑重写加速方法。本发明将AIG重写的子过程并行化。将AIG重写的递归子过程重新设计为无递归的,以便为GPU提供足够的并行性。其次,为了在GPU上并行化替换步骤,本发明使用锁来确保互斥访问不可避免地会破坏节点间并行性的可扩展性。为了充分利用大规模节点间并行性,本发明提出了一个工作调度器,该调度器将MFFC不重叠的节点分为一组,以便可以同时删除MFFC中的节点而不冲突。为了同时创建和删除同一个节点,本发明还提出了一种GPU友好的图形数据结构来支持这些并发操作。
  • 基于gpu逻辑重写加速方法
  • [发明专利]用于FPGA支持全路径的电路延迟检测器及检测方法-CN202110473251.1有效
  • 姜伟雄;哈亚军 - 上海科技大学
  • 2021-04-29 - 2023-06-02 - G01R31/317
  • 本发明涉及一种用于FPGA支持全路径的电路延迟检测器及检测方法,包括两个影子寄存器和一个相移时钟;两个影子寄存器由被检组合逻辑输出作为时钟,由相移时钟SCLK作为数据,两个影子寄存器分别在被检组合逻辑输出的上升沿和下降沿被触发,对相移时钟进行采样,两个影子寄存器的输出经过或门输出,或门输出作为同步寄存器输入,同步寄存器的时钟为被检组合逻辑时钟MCLK,同步寄存器的输出作为电路延迟检测器的输出,相移时钟SCLK与被检组合逻辑时钟MCLK同频率,SCLK与MCLK相位差可调。能够实时地测量FPGA中任何路径的延迟,覆盖所有的工作状况,实时确保电路的安全运行。
  • 用于fpga支持路径电路延迟检测器检测方法
  • [发明专利]一种低温高能效存内计算加速器-CN202211694748.7在审
  • 束宇豪;张宏图;哈亚军 - 上海科技大学
  • 2022-12-28 - 2023-05-16 - G06F15/78
  • 本发明公开了一种低温高能效存内计算加速器。本发明的创新之处在于:高保留时间的低温3T存储单元设计:本发明提出了一种基于eDRAM的低温3T存储单元设计,它可以在没有任何字线电压提升方案的情况下显著提升保留时间,在写操作过程中实现全摆幅数据传输。低温自适应可重构灵敏放大器设计:本发明开发了一种低温片上自适应可重构灵敏放大器设计,通过配置ARSA的参考电压,可以实现片上精确的布尔逻辑计算。低温优化的Flash ADC设计:本发明使用所设计的ARSA,在片上自适应产生15个ARSA的参考电压,并重构为4bit Flash ADC。通过片上的自适应配置参考电压以及存储方式,该设计可以确保快速且低功耗卷积计算实现。
  • 一种低温能效计算加速器
  • [发明专利]基于球谐变换和迭代优化的全局配准方法-CN202211684403.3在审
  • 何成章;哈亚军 - 上海科技大学
  • 2022-12-27 - 2023-04-18 - G06T7/30
  • 本发明的技术方案是提供了一种基于球谐变换和迭代优化的全局配准方法,其特征在于,假设:第一、预定义输入点云中正确匹配对的最小百分比,表示为点云离群值的数量限制;第二、用于确定正确匹配对的距离阈值是由场景预设的,表示为点云离群值的限制距离。在本发明提供的算法中,点云先经过粗配准得到若干搜索域,然后使用评估标准对于搜索域进行排序,使用分支定界法排除不正确的搜索域并得出最终的配准结果。本发明公开的算法可以应用于三维重建。由于在相同精度下本发明的算法比目前所有的全局配准算法更快,所以对三维重建在相同时间内,本发明能达到比目前所有算法更高的精度。
  • 基于变换优化全局方法
  • [发明专利]基于窗口的动态擦除调度方法-CN202310126349.9在审
  • 李睿;哈亚军 - 上海科技大学
  • 2023-02-16 - 2023-04-14 - G06F30/34
  • 本发明公开了一种基于窗口的动态擦除调度方法。本发明提出了一种新颖的基于窗口的动态擦除调度算法,通过动态调度用户任务和擦除任务,本发明公开的算法可以减少FPGA擦除模块的擦除冲突,尽可能多地及时擦除每一个用户任务。对比当前方法,本发明提出的方法大大减少了硬件电路的面积和能耗开销,并提高了系统的可靠性。本发明提出了一种基于协商驱动和基于ILP的优化驱动的擦除调度算法,通过利用全局冲突信息,本发明的算法可以擦除更多用户任务,提高系统可靠性。本发明保证混合关键任务集系统的可靠性。本发明提出了一种基于DVFS的多ICAP端口分配算法,可以探索FPGA架构支持对系统可靠性的影响,以进一步优化系统可靠性。
  • 基于窗口动态擦除调度方法
  • [发明专利]面向深度概率网络的高效量化方法-CN202211723983.2在审
  • 张申;刘心哲;哈亚军 - 上海科技大学
  • 2022-12-30 - 2023-03-28 - G06N7/01
  • 本发明涉及一种面向深度概率网络的高效量化方法,通过混合量化、结构重构和类型优化来实现深度概率网络的高效量化。首先,针对有向无环图结构将图的各个节点进行聚类并根据聚类类别特点分配不同精度的算数类型,利用分配的算数类型对各个节点进行初步的量化,获得初步量化的深度概率网络;其次,对初步量化的深度概率网络进行多输入节点的结构重构,根据输入的权重将多输入节点的重构为一个只包含两输入节点的二叉树网络,对重构结构进行权重参数重构;最后,基于功耗分析和网络精度分析的算数类型搜索方法,来优化所有节点的算数类型。方法能够在维持深度概率网络的模型精度的前提条件下,大幅度减小模型计算量、降低计算复杂度、节省系统能耗。
  • 面向深度概率网络高效量化方法

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