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[发明专利]一种减少掩膜次数的Trench MOSFET的制作工艺-CN202210416134.6有效
发明人：张楠;黄健;孙闫涛;顾昀浦;宋跃桦;刘静;吴平丽 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-04-20 - 公布日： 2023-05-12 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种减少掩膜次数的Trench MOSFET的制作工艺，包括：形成薄氧化层；形成体区；形成厚氧化层作为第一掩膜；光刻形成沟槽；形成栅氧化层；形成有源区多晶硅和终端区多晶硅；设置第二掩膜，刻蚀有源区多晶硅，使其顶部低于外延层表面；在有源区沟槽的侧壁倾斜注入并形成源区；淀积形成第三氧化层填满有源区空隙区域；各向同性的向下刻蚀第三氧化层，使有源区表面的外延层外露，且在终端区沟槽内形成了终端区接触孔，终端区接触孔延伸至终端区多晶硅内。本发明利用第三氧化层和厚氧化层高度的配合，实现了体接触区的自对准刻蚀，省去了原本体接触区形成时候需要的掩膜。而由于体接触区采用无mask的自对准工艺，因此器件的cell pitch可以做的更小。
一种减少次数 trench mosfet 制作工艺

[发明专利]一种新型SiC MOSFET结构及其制造方法-CN202210944357.X有效
发明人：韦宁;黄健;孙闫涛;顾昀浦;宋跃桦;张楠;刘静;吴平丽 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-08-07 - 公布日： 2023-03-28 - 主分类号： H01L29/06 文献下载
摘要：本发明提出了一种新型SiCMOSFET结构及其制造方法，包括SiC衬底和SiC衬底上从下至上依次形成的N‑漂移区、N+外延层和掺杂区，以SiC衬底的平面为XY平面，垂直于XY平面为Z轴，其特征在于，所述N‑漂移区内沿XY平面通过沟道离子注入法形成P型网状掺杂区，N‑漂移区内沿P型网状掺杂区的X轴向通过离子注入法形成P型柱，且所述P型柱的底端位于P型网状掺杂区内，所述述P型柱的顶端穿过N+外延层位于掺杂区中的P‑掺杂区内。本发明通过沟道离子注入在漂移区形成立体网状掺杂区域和耗尽层，在降低导通电阻的同时达到保护栅氧化层的目的。
一种新型 sic mosfet 结构及其制造方法

[发明专利]一种制备阶梯形沟槽半导体器件的工艺方法-CN202211464587.2在审
发明人：张楠;黄健;孙闫涛;顾昀浦;宋跃桦;刘静;吴平丽 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-11-22 - 公布日： 2023-03-24 - 主分类号： H01L21/8234 文献下载
摘要：本发明公开了一种制备阶梯形沟槽半导体器件的工艺方法，包括如下步骤：准备一衬底，在所述衬底上形成外延层，在所述外延层上依次形成第一氧化层和第一氮化物层；蚀刻形成第一区域，在所述第一区域进行热氧化形成第二氧化层；形成第二氮化物层；再次蚀刻形成第二区域，所述第一区域和所述第二区域相互连通形成一沟槽；进行热氧化形成第三氧化层；将第一氮化物层和第二氮化物层去除；形成第四氧化层；进行沉积多晶硅填满所述沟槽，并对多晶硅回刻形成第一多晶硅。本发明可以省去Qtime控制步骤，并且更精确的控制氧化层的厚度，降低工艺难度的同时提升器件的性能。
一种制备阶梯沟槽半导体器件工艺方法

[发明专利]一种分离栅MOSFET的制作方法-CN202010239097.7有效
发明人：顾昀浦;黄健;孙闫涛;张朝志;宋跃桦;吴平丽;樊君;张丽娜;虞翔 -专利权人：捷捷微电（上海）科技有限公司
申请日： 2020-03-30 - 公布日： 2022-11-04 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种分离栅MOSFET的制作方法，包括：步骤一、在衬底上形成外延层；步骤二、在第一主面上淀积ONO结构；步骤三、刻蚀形成沟槽；步骤四、去除第二氧化层；步骤五、在沟槽内形成第三氧化层；步骤六、在沟槽内形成分离栅多晶硅；步骤七、去除沟槽上部侧壁的第三氧化层，使分离栅多晶硅顶部高于保留的第三氧化层；步骤八、以高密度等离子体化学气相沉积方式形成多晶硅间隔离氧化层，在沟槽侧壁形成侧壁氧化层，在第一氮化物层上形成厚氧化层；步骤九、去除侧壁氧化层；步骤十、去除第一氮化物层，以剥离厚氧化层。本发明通过HDPCVD方式在分离栅多晶硅上一次成型满足工艺要求的多晶硅间隔离氧化层，该多晶硅间隔离氧化层的厚度可精确控制。
一种分离 mosfet 制作方法

[实用新型]一种新型功率器件-CN202221352496.5有效
发明人：刘静;黄健;孙闫涛;顾昀浦;宋跃桦;吴平丽;张楠 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-06-01 - 公布日： 2022-09-30 - 主分类号： H03K17/08 文献下载
摘要：本实用新型公开了一种新型功率器件，包括第一晶体管、第二晶体管组及通道控制电路；所述通道控制电路包括控制晶体管、稳压二极管及三极管。本实用新型可根据输入电压自行判断如何开启第一晶体管及第二晶体管组，以实现灵活控制，具有功耗低、响应快、保护电压范围宽和无死区的优点。本实用新型增加了通道控制电路，当MOSFET工作在线性区时(即漏极端电压高时)，可以只开启部分通道，因此发热量也相应的减少；而当漏极端电压降下来后，MOSFET会把通道全部打开。
一种新型功率器件

[发明专利]一种半导体功率器件结构-CN202010086198.5有效
发明人：孙闫涛;黄健;顾昀浦;宋跃桦;吴平丽;樊君;张丽娜 -专利权人：捷捷微电（上海）科技有限公司
申请日： 2020-02-11 - 公布日： 2022-09-23 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种半导体功率器件结构，包括半导体基板，半导体基板的上部为第一导电类型的外延层，外延层的表面为第一主面，半导体基板的下部为第一导电类型的衬底；第一主面上设置有第二导电类型的第一掺杂区、以及位于第一掺杂区表面被第一掺杂区侧面包围的第一导电类型的第二掺杂区，相邻第一掺杂区之间的第一主面上设置有栅氧化层，栅氧化层上设置有栅极区，栅极区为浮栅结构。本发明能够降低等效阈值电压Vth，以便显著降低器件的正向电压Vf；通过设置栅氧化层‑电荷储存介质层‑阻挡氧化层的多层结构，增加了寄生电容的介质厚度，从而显著降低了寄生电容，有效提高了器件的开关速度。
一种半导体功率器件结构

[发明专利]一种分离栅MOSFET的制作方法-CN202010100261.6有效
发明人：顾昀浦;黄健;孙闫涛;宋跃桦;吴平丽;樊君;张丽娜 -专利权人：捷捷微电（上海）科技有限公司
申请日： 2020-02-18 - 公布日： 2022-09-23 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种分离栅MOSFET的制作方法，包括步骤：步骤一、选取表面形成有硅外延层的硅衬底，并依次淀积第一氧化层、氮化硅层、第二氧化层；步骤二、对硅外延层表面刻蚀形成沟槽；步骤三、去除第二氧化层；步骤四、形成分离栅氧化层；步骤五、在沟槽内形成分离栅多晶硅；步骤六、使分离栅多晶硅暴露于分离栅氧化层外；步骤七、去除分离栅多晶硅高出分离栅氧化层的部分；步骤八、去除氮化硅层和第一氧化层；步骤九、热氧化形成栅极氧化层，同时在分离栅多晶硅顶部形成多晶硅间隔离氧化层；步骤十、形成栅极多晶硅。本发明优化了多晶硅间隔离氧化层的形状，增加了其厚度，能够在栅极多晶硅和分离栅多晶硅之间形成良好的隔离，达到了降低漏电与降低寄生电容的效果。
一种分离 mosfet 制作方法

[发明专利]一种SiC MOSFET的混合型栅极氧化膜的制作方法-CN202210733246.4在审
发明人：韦宁;黄健;孙闫涛;顾昀浦;宋跃桦;张楠;刘静;吴平丽 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-06-27 - 公布日： 2022-09-20 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种SiCMOSFET的混合型栅极氧化膜的制作方法，提供一4H型或6H型SiC晶圆，工艺面为Si面或C面；SiC晶圆上形成平面型或沟槽型MOSFET结构；以热氧化方式，在器件表面形成第一氧化膜；对所述第一氧化膜进行第一次退火；采用堆积法，在所述第一氧化膜表面形成第二氧化膜；对所述第二氧化膜进行第二次退火。本发明通过先形成一层较薄的热氧化法形成的第一氧化膜，之后再堆积形成第二氧化膜来提高栅极氧化膜的可靠性，在每次形成氧化膜后进行POA退火提高电子迁移率降低导通电阻。特别是对于沟槽型SiCMOSFET器件，在沟槽底部和上部弯曲部曲率较大时，在其上形成的栅极氧化膜也能够足够致密。
一种 sic mosfet 混合栅极氧化制作方法

[发明专利]一种SGT MOSFET的制作工艺-CN202210602886.1在审
发明人：张楠;黄健;孙闫涛;顾昀浦;宋跃桦;刘静;吴平丽 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-05-30 - 公布日： 2022-09-13 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种SGTMOSFET的制作工艺，包括：依次形成第一薄氧化层和厚氮化物层；光刻形成沟槽；在沟槽内生长第二薄氧化层和薄氮化物层；去除位于沟槽底部的薄氮化物层；在沟槽底部形成底部厚氧化层；在沟槽内形成第二场氧化层；在沟槽内形成第一多晶硅；分别在有源区沟槽和终端区沟槽内形成极间氧化层。本发明的沟槽底部的场氧化层的厚度明显增厚了，有效改善了沟槽底部电场，增强了BV，且该增厚的底部厚氧化层的厚度可根据需要自行控制，也就是湿法腐蚀掉的薄氮化物层的区域即为底部厚氧化层的厚度。
一种 sgt mosfet 制作工艺

[发明专利]一种分离栅MOSFET的制作方法-CN202010239095.8有效
发明人：孙闫涛;黄健;张朝志;顾昀浦;宋跃桦;吴平丽;樊君;张丽娜;虞翔 -专利权人：捷捷微电（上海）科技有限公司
申请日： 2020-03-30 - 公布日： 2022-08-09 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种分离栅MOSFET的制作方法，包括：步骤一、在衬底上形成外延层；步骤二、在第一主面上淀积第一氧化层；步骤三、形成沟槽；步骤四、去除第一氧化层；步骤五、在沟槽内形成第二氧化层；步骤六、在沟槽内形成分离栅多晶硅；步骤七、形成多晶硅间隔离氧化层；步骤八、在沟槽内形成氮化物层；步骤九、在沟槽内形成牺牲多晶硅；步骤十、去除位于牺牲多晶硅上方的氮化物层，形成掩膜结构；步骤十一、以掩膜结构作为蚀刻掩膜，去除多晶硅间隔离氧化层上方的第二氧化层；步骤十二、去除氮化物层，以剥离牺牲多晶硅。本发明通过高密度等离子体化学气象沉积方式或低温湿法氧化方式，可一次成型满足工艺要求的多晶硅间隔离氧化层。
一种分离 mosfet 制作方法

[发明专利]一种3次掩膜实现电荷耦合的SBR器件的制作工艺-CN202210416147.3在审
发明人：张楠;黄健;孙闫涛;顾昀浦;宋跃桦;刘静;吴平丽 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-04-20 - 公布日： 2022-08-05 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种3次掩膜实现电荷耦合的SBR器件的制作工艺，包括：形成薄氧化层；形成体区；形成厚氧化层作为第一掩膜；光刻形成沟槽；形成场氧化层；形成第一多晶硅；设置第二掩膜，刻蚀第一多晶硅，使其顶部低于外延层表面；以位于有源区沟槽之间的厚氧化层作为掩膜，注入源区离子；淀积形成第一氧化层；各向同性的向下刻蚀第一氧化层，使有源区表面的外延层外露，且在有源区沟槽内形成了有源区接触孔，有源区接触孔延伸至第二多晶硅内。本发明的制作过程只需要3次掩膜即可完成整个制作工艺，分别在形成沟槽、形成第一多晶硅和形成金属电极时才需要设置掩膜，节省了形成源区和形成体接触区时的掩膜，节省了成本。
一种次掩膜实现电荷耦合 sbr 器件制作工艺

[发明专利]一种减少掩膜次数的SGT MOSFET的制作工艺-CN202210417579.6在审
发明人：张楠;黄健;孙闫涛;顾昀浦;宋跃桦;刘静;吴平丽 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-04-20 - 公布日： 2022-08-05 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种减少掩膜次数的SGTMOSFET的制作工艺，包括：在外延层表面形成薄氧化层；在外延层表面形成体区；在器件表面形成厚氧化层，作为第一掩膜；光刻形成沟槽；在沟槽内形成场氧化层；形成第一多晶硅；设置第二掩膜，第二掩膜覆盖终端区沟槽，刻蚀有源区沟槽内的第一多晶硅；去除有源区沟槽内的第一多晶硅上方的场氧化层，并去除有源区沟槽之间的厚氧化层；去除第二掩膜，在有源区沟槽内形成极间氧化层，在极间氧化层上方形成栅氧化层，填充并刻蚀多晶硅，形成第二多晶硅。本发明采用厚氧化层作为第一掩膜来形成沟槽，减少了一次去除掩膜的步骤，且在注入形成源区时，厚氧化层又一次起到了掩膜的作用，节省了一次掩膜的设置。
一种减少次数 sgt mosfet 制作工艺

[发明专利]一种SJMOS器件结构及其制作工艺-CN202210424549.8在审
发明人：刘静;黄健;孙闫涛;顾昀浦;宋跃桦;吴平丽;张楠 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-04-22 - 公布日： 2022-08-05 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种SJMOS器件结构及其制作工艺，包括衬底，所述衬底上方形成有外延层，所述外延层的表面向下形成有柱区，所述外延层的表面注入形成有体区，所述体区位于柱区的上方，所述体区内形成源区；所述外延层上方设置有栅极，所述栅极的四周被包裹氧化层包裹，所述栅极的一侧边缘与柱区的边缘齐平，所述栅极的另一侧位于相邻柱区之间的外延层上方；所述体区延伸至栅极的下方，所述源区的一侧延伸至栅极的下方；所述体区的中轴线与柱区的中轴线不在同一水平位置上。本发明通过将栅极的尺寸减半，调整体区的设置位置使其与柱区非对称，能够提升器件的Rsp，减小Cgs和Cgd，提高开关速度，降低开关损耗，提升产品的电流短路能力。
一种 sjmos 器件结构及其制作工艺

[实用新型]一种半导体功率器件封装结构-CN202221127349.8有效
发明人： 吴平丽;黄健;孙闫涛;顾昀浦;宋跃桦;刘静;张楠;李力 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-05-12 - 公布日： 2022-08-05 - 主分类号： H01L23/31 文献下载
摘要：本实用新型公开了一种半导体功率器件封装结构，包括芯片、引线框架和封装体，引线框架包括基板、第一引脚和第二引脚，芯片设置在基板上，第一引脚与基板一体成型，第一引脚通过基板与芯片电性连接，第二引脚在封装体内部通过散热铜片桥接与芯片电性连接；封装体塑封芯片和引线框架，基板的底面外露，第一引脚、第二引脚均延伸至封装体外侧。本实用新型的散热铜片的表面在封装体的正面外露，散热铜片面积可根据需要自行调整，散热面积比传统封装更大，具有更好的散热效果；同时，能够大大降低封装热阻，尤其是Rthja。
一种半导体功率器件封装结构

[发明专利]一种分离栅MOSFET的制作方法-CN202210343805.0在审
发明人：顾昀浦;黄健;孙闫涛;张楠;宋跃桦;刘静;吴平丽 -专利权人：捷捷微电（上海）科技有限公司;江苏捷捷微电子股份有限公司
申请日： 2022-04-02 - 公布日： 2022-07-12 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种分离栅MOSFET的制作方法，包括在外延层表面形成沟槽；在沟槽内依次形成第一场氧层、氮化硅层及第二场氧层；形成第一多晶硅；去除第一多晶硅上方的第二场氧层，或去除第一多晶硅上方的第二场氧层及氮化硅层；形成第二多晶硅；使外延层表面以及第二多晶硅上方沟槽侧壁的外延层外露。本发明中，第一多晶硅周围的第一场氧层、氮化硅层及第二场氧层形成了具有第一厚度的第一场氧，第二多晶硅周围的第一场氧层和氮化硅层的组合或第一场氧层形成了具有第二厚度的第二场氧，第一场氧和第二场氧的厚度在ONO结构形成时就已决定了，不受后续制作过程的影响，保证了二段式场氧厚度的稳定性和可控性。
一种分离 mosfet 制作方法

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