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[实用新型]一种液压缸钢管扩径模具-CN202321095389.3有效
发明人：周亚飞;黄焘 -专利权人：泰州慧盛精密机械有限公司
申请日： 2023-05-09 - 公布日： 2023-10-20 - 主分类号： B23Q3/06 文献下载
摘要：本实用新型涉及液压缸钢管扩径技术领域，尤其为一种液压缸钢管扩径模具，包括设备箱，所述设备箱的顶部一端开设有上料槽，所述设备箱的顶部靠近上料槽的两侧边沿处固定安装有固定板，所述固定板的外侧面上安装有连接杆，本实用新型通过设计的一种液压缸钢管扩径模具，转动第二螺帽可对扩径刀具在凹槽内的伸出尺寸进行调节，从而使设备可根据不同扩径尺寸需要进行调节，无需更换不同的扩径模具，从而节约加工成本同时使加工更加高效，有效解决了传统的液压缸钢管扩径模具对于不同扩径尺寸需要更换不同模具增加加工成本降低加工效率的问题。
一种液压缸钢管模具

[发明专利]全加器及芯片-CN202310539398.5在审
发明人：王自强;邓成将;谢翔;黄焘 -专利权人：清华大学
申请日： 2023-05-12 - 公布日： 2023-09-08 - 主分类号： G06F7/503 文献下载
摘要：本发明集成电路领域，提供一种全加器及芯片，其中全加器包括：第一反相器、和位输出电路以及进位输出电路；和位输出电路采用传输管逻辑；进位输出电路采用静态互补CMOS结构；第一反相器用于生成进位输入端的进位输入信号的反相信号并提供给第一节点；和位输出电路用于对第一加数端输入的第一加数信号和第二加数端输入的第二加数信号进行第一逻辑运算得到中间信号，以及基于反相信号，对中间信号和进位输入信号进行第二逻辑运算得到和位输出信号并提供给和位输出端；进位输出电路用于基于第一加数信号、第二加数信号以及进位输入信号得到进位输出信号并提供给进位输出端。如此实现全加器性能的提升。
全加器芯片

[发明专利]全加器、芯片及计算装置-CN202310539075.6在审
发明人：谢翔;邓成将;王自强;黄焘 -专利权人：清华大学
申请日： 2023-05-12 - 公布日： 2023-08-29 - 主分类号： G06F7/501 文献下载
摘要：本发明涉及集成电路领域，提供一种全加器、芯片及计算装置，其中全加器包括：反相器，用于对第一加数端输入的第一加数信号生成反相信号并提供给第一节点；异或电路用于基于反相信号，对第一加数信号和第二加数端输入的第二加数信号进行异或计算得到进位传播信号并提供给第二节点；同或电路用于在第一加数信号为高电平且第二加数信号为低电平的情况下，若进位输入信号为低电平，在同或信号和进位输入信号的控制下利用电源信号将和位输出信号上拉，若进位输入信号为高电平，将同或信号作为和位输出信号。可以避免在第一加数信号为高电平且第二加数信号为低电平时，因第二节点处的上拉延迟导致的和位输出信号的输出性能降低的问题，提升全加器性能。
全加器芯片计算装置

[实用新型]一种工程机械用高强度抗压冷拔钢管-CN202321106241.5有效
发明人：张秀强;黄焘 -专利权人：泰州慧盛精密机械有限公司
申请日： 2023-05-09 - 公布日： 2023-08-29 - 主分类号： F16L9/04 文献下载
摘要：本实用新型涉及冷拔钢管技术领域，尤其为一种工程机械用高强度抗压冷拔钢管，包括冷拔钢管管体，所述冷拔钢管管体的外壁套接有外护层，所述冷拔钢管管体的内壁套接有内护层，所述冷拔钢管管体的内部设置有加强层，所述外护层的外壁设置有抗氧化层，设置的外护层采用高锰钢材质制成，从而能够从外侧增大冷拔钢管管体整体的韧性和耐磨性，设置的内护层采用铝合金材质制成，从而能够增大冷拔钢管管体内壁的抗氧化性，从而能够增大冷拔钢管管体内壁的抗氧化性，并且设置加强层采用钛合金材质制成，从而能够增大冷拔钢管管体整体的强度，综上设计，进而能够增大冷拔钢管管体的抗压性、强度，使冷拔钢管管体整体更加耐用。
一种工程机械强度抗压钢管

[发明专利]动态随机存取存储器阵列电路-CN202310485805.9在审
发明人：潘立阳;谢翔;黄焘 -专利权人：北京超弦存储器研究院;清华大学
申请日： 2023-04-28 - 公布日： 2023-08-22 - 主分类号： G11C11/4063 文献下载
摘要：本公开提供了一种动态随机存取存储器(DRAM)阵列电路。根据本公开的DRAM阵列电路包括N行M列动态随机存取存储器单元电路，M和N是大于零的自然数，其中动态随机存取存储器单元电路中的每一个包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；和存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM阵列电路可以延长数据存储时间，进而减少由于刷新操作而中断的频率，降低整体电路的功耗。
动态随机存取存储器阵列电路

[发明专利]神经网络近存计算系统-CN202310468146.8在审
发明人：谢翔;尹立;李国林;黄焘;闰闰 -专利权人：清华大学
申请日： 2023-04-26 - 公布日： 2023-07-25 - 主分类号： G06F9/50 文献下载
摘要：本发明涉及计算机技术领域，尤其涉及一种神经网络近存计算系统。该系统包括至少两个存算模块、图像存储广播模块和控制器模块；图像存储广播模块，用于缓存外部输入的原始图像，以及将原始图像广播至各个存算模块；各个存算模块，用于分布式存储神经网络的权重数据，以及分布式存储神经网络计算得到的特征图数据，以及基于权重数据、原始图像和特征图数据进行神经网络中的计算；控制器模块，用于控制各个存算模块的运行，以及控制图像存储广播模块的运行。本发明用以解决现有技术中应用近存技术完成神经网络计算时，系统能效和计算资源利用率较低的缺陷。
神经网络计算系统

[发明专利]动态随机存取存储器单元电路及其写入方法-CN202310484756.7在审
发明人：潘立阳;谢翔;黄焘 -专利权人：北京超弦存储器研究院;清华大学
申请日： 2023-04-28 - 公布日： 2023-07-18 - 主分类号： G11C11/4063 文献下载
摘要：本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；以及存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路刷新而中断的频率，降低DRAM单元电路的功耗。
动态随机存取存储器单元电路及其写入方法

[发明专利]一种芳香化合物、其制备方法及应用-CN202180066528.7在审
发明人：向少云;王苏月;吕志坚;杨帅;方琪;黄焘;杨瑞 -专利权人：杭州多域生物技术有限公司
申请日： 2021-11-24 - 公布日： 2023-07-04 - 主分类号： C07D401/14 文献下载
摘要：提供一种如式A所示的芳香化合物或其药学上可接受的盐、其制备方法和应用。所述芳香化合物对KRAS，尤其是KRAS G12C具有良好的抑制作用。
一种芳香化合物制备方法应用

[发明专利]一种芳香化合物、其制备方法及应用-CN202180066532.3在审
发明人：向少云;王苏月;吕志坚;杨帅;方琪;黄焘;杨瑞 -专利权人：杭州多域生物技术有限公司
申请日： 2021-11-24 - 公布日： 2023-07-04 - 主分类号： C07D403/14 文献下载
摘要：式I所示的化合物或其药学上可接受的盐，其制备方法及应用。所述化合物可作为蛋白酶降解剂和/或抑制剂，对KRAS尤其是KRAS G12C具有良好的降解和/或抑制作用。
一种芳香化合物制备方法应用

[发明专利]动态随机存取存储器单元电路及其写入方法-CN202310484753.3在审
发明人：潘立阳;谢翔;黄焘 -专利权人：北京超弦存储器研究院;清华大学
申请日： 2023-04-28 - 公布日： 2023-06-30 - 主分类号： G11C11/4063 文献下载
摘要：本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，其第二源/漏极连接到存储节点；存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到源极线；以及读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路刷新而中断的频率，降低DRAM单元电路的功耗。
动态随机存取存储器单元电路及其写入方法

[发明专利]动态随机存取存储器阵列电路及其写入操作中的行驱动方法-CN202310487636.2在审
发明人：潘立阳;谢翔;黄焘 -专利权人：北京超弦存储器研究院;清华大学
申请日： 2023-04-28 - 公布日： 2023-06-30 - 主分类号： G11C11/4063 文献下载
摘要：本公开提供了动态随机存取存储器(DRAM)阵列电路及其写入操作中的行驱动方法。根据本公开的DRAM阵列电路包括2N行M列DRAM单元电路，M和N是大于零的自然数，DRAM单元电路均包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，其第二源/漏极连接到存储节点；存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到源极线；和读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，其第二源/漏极连接到读取位线，在写入操作中写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作，在DRAM阵列电路中，第2n和第2n+1行DRAM单元电路共用一个源极线，其中0≤n≤N‑1。
动态随机存取存储器阵列电路及其写入操作中的驱动方法

[发明专利]动态随机存取存储器单元电路及其写入方法-CN202310484759.0在审
发明人：潘立阳;谢翔;黄焘 -专利权人：北京超弦存储器研究院;清华大学
申请日： 2023-04-28 - 公布日： 2023-06-27 - 主分类号： G11C11/4063 文献下载
摘要：本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：N型存取晶体管，其栅极连接到字线并且其第一源/漏极连接到位线；以及存储电容器，其第一极板连接到N型存取晶体管的第二源/漏极并且其第二极板连接到源极线，其中在写入操作中，字线在地电压、高于或等于电源电压的第一电压以及N型存取晶体管的阈值电压和第一电压之间的第二电压操作，以及在写入操作中，当字线在第二电压操作时，源极线在电源电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路的刷新操作而中断的频率，降低DRAM单元电路的功耗。
动态随机存取存储器单元电路及其写入方法

[发明专利]一种基于混合全加器的部分积求和模块设计方法及系统-CN202211462443.3在审
发明人：谢翔;黄焘;闰闰;李国林;胡毅;尹立 -专利权人：清华大学
申请日： 2022-11-21 - 公布日： 2023-03-28 - 主分类号： G06F7/501 文献下载
摘要：本发明提供一种基于混合全加器的部分积求和模块设计方法及系统，包括：获取全加器的输入数据，计算部分积求和阵列的翻转率；根据所述部分积求和阵列翻转率的数值，将翻转率低的节点设置为低毛刺全加器；根据所述部分积求和阵列翻转率的数值，将翻转率高的节点设置为低能耗全加器；通过所述低毛刺全加器和低功耗全加器进行部分积求和。本发明解决了现有乘法器中部分积求和模块能耗大、毛刺多的问题。
一种基于混合全加器部分求和模块设计方法系统

[发明专利]部分积求和模块设计方法及乘法器-CN202210351916.6在审
发明人：谢翔;闰闰;黄焘;李国林;尹立;胡毅 -专利权人：清华大学
申请日： 2022-04-02 - 公布日： 2022-07-15 - 主分类号： G06F7/523 文献下载
摘要：本发明提供一种部分积求和模块设计方法及乘法器，其中部分积求和模块包括至少一个加法器组，每个所述加法器组用于基于输入的多个待相加数据获得相加结果，每个所述加法器组包括多级级联的多个逻辑单元；部分积求和模块设计方法包括：确定每个所述加法器组各自对应的每个所述待相加数据的翻转率；基于每个所述待相加数据的翻转率，确定每个所述加法器组的数据连接方式。本发明实施例提供的部分积求和模块设计方法，降低了部分积求和模块的动态功耗，从而降低了乘法器的动态功耗。
部分求和模块设计方法乘法器

[实用新型]一种液压式钢管剪切设备-CN202123322121.2有效
发明人：张秀强;张玉桂;朱靖;黄焘 -专利权人：泰州慧盛精密机械有限公司
申请日： 2021-12-27 - 公布日： 2022-07-05 - 主分类号： B23D21/00 文献下载
摘要：本实用新型公开了一种液压式钢管剪切设备，涉及剪切装置技术领域，包括支撑架，所述支撑架上设置有一安装架，所述安装架上设置有剪切机构，所述剪切机构与安装架之间设置有一液压伸缩杆，所述支撑架上滑动设置有一锁止箱，所述锁止箱内设置有一旋转筒，所述旋转筒内部设置有钢管本体，所述与旋转筒内部设置有夹持机构，所述夹持机构用于固定钢管本体，还包括驱动机构，所述驱动机构驱动锁止箱滑动。通过支撑架、安装架、剪切机构、液压伸缩杆、锁止箱、旋转筒、夹持机构、驱动机构之间的配合，夹持机构将钢管本体固定，驱动机构驱动锁止箱进而驱动钢管本体滑动，液压伸缩杆驱动剪切机构上下滑动完成剪切作业，提高剪切的工作效率。
一种液压式钢管剪切设备

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