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[发明专利]网表生成方法、装置、电子设备及存储介质-CN202310891045.1在审
发明人：刘动 -专利权人：龙芯中科技术股份有限公司
申请日： 2023-07-19 - 公布日： 2023-10-27 - 主分类号： G06F30/327 文献下载
摘要：本发明实施例提供了网表生成方法、装置、电子设备及存储介质，涉及集成电路技术领域。方法包括：基于辅助工具，将HDL源代码，转化为原始逻辑网表；原始逻辑网表包括：至少一个原始模块；基于辅助工具，对原始逻辑网表中的各个原始模块进行重组，形成至少一个新生模块；新生模块异于各个原始模块；新生模块包括连接至其他模块的边界连线；在一个边界连线由辅助工具按预定命名规则为其命名的情况下，为边界连线设置固定命名；基于边界连线的固定命名，为边界连线所连接的端口命名，得到原始模块重组后的重组网表。本发明中，在后续的HDL源代码变动过程中，基本无需调整对应的HDL源代码中的端口命名，提升了电路设计的便捷性。
生成方法装置电子设备存储介质

[发明专利]硬件存储器端口复用方法-CN202210410270.4在审
发明人：李菲 -专利权人：上海合见工业软件集团有限公司
申请日： 2022-04-19 - 公布日： 2023-10-27 - 主分类号： G06F30/327 文献下载
摘要：本发明涉及一种硬件存储器端口复用方法，包括步骤S1、获取用户RTL设计参数，包括多维数组和原始设计参数；步骤S2、基于多维数组和原始设计参数获取用户端口并行读写操作信息；步骤S3、通过同步器将每一用户端口的读写操作信息的时钟域转换为TDM通道的时钟域，生成每一用户端口对应的待传输用户端口的读写操作信息；步骤S4、将并行的所有用户端口对应的待传输用户端口的读写操作信息和对应的原始设计参数转换为串行读写操作信息；步骤S5、通过TDM通道将串行读写操作信息传输给对应的硬件端口；步骤S6、硬件端口读写数据。本发明所述方法能够适配不同的用户RTL设计场景实现自动对多维数组的并行读写操作。
硬件存储器端口方法

[发明专利]一种对XMR信号传输模式进行转换的方法及装置-CN202310701327.0在审
发明人：邵中尉;张吉锋 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-06-13 - 公布日： 2023-10-27 - 主分类号： G06F30/327 文献下载
摘要：本申请实施例提供了一种对XMR信号传输模式进行转换的方法及装置，先对用户芯片设计进行解析以在内存中形成语法树，然后获取XMR信号在语法树中的位置以及起始节点和终点节点，并确定起始节点和终点节点对应的共同祖先节点，最后将信号在XMR信号传输模式下的传输路径修改为从起始节点上传至共同祖先节点、从共同祖先节点下传至终点节点的新传输路径，从而将XMR信号转换为端口信号传输模式。本申请方案中的转换方法使用灵活，流程简单，可以完成RTL级的XMR信号传输模式的转换，使得后续过程免于人工修改，不但效率高而且不易出错，便于实现自动化处理。
一种 xmr 信号传输模式进行转换方法装置

[发明专利]基于公共子表达式的大规模集成电路设计优化方法-CN202310973795.3有效
发明人：郑雯雯;唐兴达;王鸿儒;李扬;党永迪 -专利权人：山东启芯软件科技有限公司
申请日： 2023-08-04 - 公布日： 2023-10-27 - 主分类号： G06F30/327 文献下载
摘要：本发明属于电路数据处理的技术领域，更具体地，涉及基于公共子表达式的大规模集成电路设计优化方法。具体包括：首先遍历查找组合逻辑中器件间的连接关系，确定输出器件与输入器件之间的相互关系，构建输出与输入之间的二进制矩阵向量；二进制矩阵向量中的每一行表示一个二进制表达式方程，通过矩阵分析，识别出需要处理的公共子表达式，并选择其中一个公共子表达式作为需要消除的项；接着消除所选公共子表达式，直到没有公共子表达式可以提取；再根据所提取出的公共子表达式信息，创建新的模块，并建立新建模块与输入端和输出端的连接关系。本发明解决了现有技术中大规模集成电路资源优化、电路的性能和效率较低的问题。
基于公共表达式大规模集成电路设计优化方法

[发明专利]一种电路综合方法、装置、电子设备及可读存储介质-CN202310937005.6有效
发明人：石侃;翁伟杰;张子卿;包云岗 -专利权人：北京开源芯片研究院
申请日： 2023-07-27 - 公布日： 2023-10-27 - 主分类号： G06F30/327 文献下载
摘要：本发明实施例提供一种电路综合方法、装置、电子设备及可读存储介质，该方法包括：对待综合的断言语句进行解析，识别所述断言语句对应的关键字和验证方式；将所述断言语句中的关键字例化为基础电路模块；根据所述验证方式确定所述基础电路模块对应的连接方式；按照所述连接方式对所述基础电路模块进行连接，得到所述断言语句对应的断言电路。本发明实施例可以将不可综合的断言语句转换为等效的可综合的断言电路，以便在硬件中实现基于断言的验证。
一种电路综合方法装置电子设备可读存储介质

[发明专利]一种基于FPGA的动态可重构系统设计方法-CN202310851065.6在审
发明人：覃昊洁;戴淯全;方玉堃;喻牧泉;彭卓霖 -专利权人：电子科技大学
申请日： 2023-07-11 - 公布日： 2023-10-20 - 主分类号： G06F30/327 文献下载
摘要：本发明公开了一种基于FPGA的动态可重构系统设计方法，涉及可重构系统设计领域，包括如下步骤：S1：根据项目将电路功能划分得到静态逻辑单元，并根据需求的并行程度和资源利用确定可重构区域的数量；S2：对模块框架进行设计并将设计结果生成网表文件S3：根据网表文件将可重构区域物理约束至FPGA芯片上得到Pblocks区域，并将对应的约束关系生成得到约束文件；S4：使用EDA软件根据约束文件生成比特流文件；S5：根据比特流文件在静态逻辑单元实现可重构配置信号。本发明根据卷积神经网络在嵌入式场景限制，在FPGA芯片上设计了一个动态可重构系统，以在有限的硬件资源下完成对一个或多个神经网络的动态加速，完成边缘节点的功能，并保持运行和待机的低功耗。
一种基于 fpga 动态可重构系统设计方法

[发明专利]电子系统中的管线模块的自动配置-CN202310381505.6在审
发明人： M·海瑞克;B·德勒斯库里 -专利权人：阿特里斯公司
申请日： 2023-04-11 - 公布日： 2023-10-17 - 主分类号： G06F30/327 文献下载
摘要：本公开涉及电子系统中的管线模块的自动配置。电子系统的全寄存器转换级RTL描述的生成包括：从输入生成优化的管线配置，该输入包括RTL元素的数据库和可配置管线组件的列表；以及利用根据优化的管线配置而配置的管线组件来生成全RTL描述。生成配置包括对优化面积和定时的配置执行搜索。
电子系统中的管线模块自动配置

[发明专利]无需先验知识的逻辑功能更正方法、装置、设备及介质-CN202310871375.4有效
发明人：魏星;刁屹;林德基 -专利权人：奇捷科技（深圳）有限公司
申请日： 2023-07-17 - 公布日： 2023-10-17 - 主分类号： G06F30/327 文献下载
摘要：本申请涉及无需先验知识的逻辑功能更正方法、装置、设备及介质；针对现有技术无法准确提取算术逻辑及分割网表的不足，所采用的方案为：首先，读取参考网表和目标网表；接着，通过预设的逻辑信息提取算法提取参考网表的第一算术逻辑边界信息，并提取目标网表的第二算术逻辑边界信息；接着，根据第一算术逻辑边界信息和第二算术逻辑边界信息，对目标网表和参考网表进行关键点匹配；接着，判断关键点匹配是否成功；接着，若关键点匹配成功，根据关键点匹配内容、第一算术逻辑边界信息以及第二算术逻辑边界信息，对目标网表和参考网表进行分割，得到分割后的目标网表、分割后的参考网表。前述方案可以准确提取算术逻辑及分割网表。
无需先验知识逻辑功能更正方法装置设备介质

[发明专利]一种GPU加速计算的集成电路无悲观路径分析方法-CN202111070324.9有效
发明人：林亦波;郭资政;黃琮蔚 -专利权人：北京大学
申请日： 2021-09-13 - 公布日： 2023-10-17 - 主分类号： G06F30/327 文献下载
摘要：本发明公布了一种GPU加速计算的集成电路无悲观路径分析方法，包括步骤：电路结构扁平化，电路结构分层预处理，多GPU并行候选路径生成，全局候选路径合并。其中，多GPU并行候选路径生成包括步骤：多GPU任务分配，延迟分组初始化，并行延迟传播，并行渐进候选路径生成，并行局部候选路径预合并。本发明通过引入算法和数据结构的等价变换，在多个GPU上并行地完成无悲观时序分析中的密集计算，实现使用CPU完成多GPU之间的数据和控制调度工作。通过单CPU‑多GPU异构计算模型的协同配合，相比原有CPU算法可得到数十倍的性能提升，大幅降低无悲观路径分析的计算成本，可推广应用于芯片设计自动化技术领域。
一种 gpu 加速计算集成电路悲观路径分析方法

[发明专利]一种功耗表征计算方法、系统、设备及介质-CN202310755565.X在审
发明人：宋贤坤;龚辉平 -专利权人：珠海芯聚科技有限公司
申请日： 2023-06-25 - 公布日： 2023-10-10 - 主分类号： G06F30/327 文献下载
摘要：本发明公开了一种功耗表征计算方法、系统、设备及介质，该方法包括：获取功耗仿真的配置文件和工作条件；通过配置文件和工作条件遍历功耗仿真的工作场景生成仿真网表；通过电路仿真器运行仿真网表得到运行结果文件，并解析运行结果文件得到仿真网表对应的仿真数据；通过自定义数据结构将仿真数据可视化存储。本发明能够通过自动生成功耗仿真的工作场景对应的仿真网表，并且仿真网表的信息足够详细，同时采用自定义数据结构使数据可视化，采用json数据格式减小数据占用的数据空间，提供简洁和清晰的层次结构，便于对仿真数据进行处理，提高仿真数据的处理效率。
一种功耗表征计算方法系统设备介质

[发明专利]一种芯片、信号处理方法以及电子设备-CN202210296582.7在审
发明人：尹宁远;虞志益;肖山林;唐样洋;乔冰涛 -专利权人：华为技术有限公司
申请日： 2022-03-24 - 公布日： 2023-10-03 - 主分类号： G06F30/327 文献下载
摘要：本申请实施例公开了一种芯片、信号传输方法以及电子设备，用于降低芯片电路面积开销。本申请实施例芯片包括第一控制电路、受控组合逻辑电路、第一级时序电路和第二级时序电路。第一控制电路用于向受控组合逻辑电路发送控制信号。当控制信号为第一逻辑电平时，受控组合逻辑电路用于根据控制信号输出被受控组合逻辑电路锁存的逻辑结果。当控制信号为第二逻辑电平时，受控组合逻辑电路用于根据第一级时序电路的数据输出端输出的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果，第二逻辑电平与第一逻辑电平不同。
一种芯片信号处理方法以及电子设备

[发明专利]数字逻辑电路的分析优化方法及相关设备-CN202311110735.5在审
发明人：邢自然 -专利权人：芯行纪科技有限公司
申请日： 2023-08-31 - 公布日： 2023-09-29 - 主分类号： G06F30/327 文献下载
摘要：本申请提供一种数字逻辑电路的分析优化方法及相关设备。该方法，包括：获取待分析优化的数据逻辑电路；将所述数据逻辑电路转换为布尔逻辑网络；从所述布尔逻辑网络中确定目标节点；以所述目标节点为根节点，生成所述根节点对应的目标归约有序二分决策图ROBDD；根据所述目标ROBDD，对所述数字逻辑电路进行分析优化；其中，以所述目标节点为根节点，生成所述根节点对应的目标ROBDD，包括：基于所述根节点，扩展所述根节点对应的分割集，初始分割集包括所述根节点；根据扩展的所述分割集，对待处理ROBDD进行增量更新，以得到所述目标ROBDD，初始ROBDD为根据所述初始分割集构建的ROBDD。
数字逻辑电路分析优化方法相关设备

[发明专利]RTL逻辑综合中的重输入优化方法、存储介质-CN202310802770.7在审
发明人：王子成;刘美华;汪杰;苏宇;白耿;游海龙 -专利权人：深圳国微芯科技有限公司
申请日： 2023-06-30 - 公布日： 2023-09-22 - 主分类号： G06F30/327 文献下载
摘要：本发明公开了一种RTL逻辑综合中的重输入优化方法、存储介质，其中RTL逻辑综合中的重输入优化方法包括：预先准备可优化的元件和/或元件组合以及对应的优化策略；将待优化的电路设计中的元件筛选出来，并通过元件端口间的信号建立元件之间的连接关系；基于可优化的元件换和/或元件组合的特征，从筛选的元件以及元件之间的连接关系中提取出与可优化的元件或可优化的元件组合的特征一致的局部电路并进行优化。本发明可以有效减少元件数量、输入输出端口数量等，缩小电路面积、减少损耗。
rtl 逻辑综合中的输入优化方法存储介质

[发明专利]一种基于RLM流图的硬件原型仿真自动分割方法-CN202310664988.0有效
发明人：请求不公布姓名 -专利权人：湖南泛联新安信息科技有限公司
申请日： 2023-06-07 - 公布日： 2023-09-22 - 主分类号： G06F30/327 文献下载
摘要：本发明公开了一种基于RLM流图的硬件原型仿真自动分割方法，包括将ASIC设计分割为多个RLM；获取每个RLM的信号流向，根据RLM之间的信号流向，构建由多个RLM组成的数据流图，得到RLM流图；对RLM流图的逻辑资源进行预估；将RLM流图聚合成孤岛流图，并将孤岛流图分割为孤岛子图，在孤岛子图内部进行RLM分割，得到分割结果；根据分割结果获取每个分割块的逻辑资源，判断每个分割块的逻辑资源是否满足约束条件，若满足，则获取可行的分割分案。以RLM流图作为FPGA原型仿真的ASIC逻辑组织形式，能够代替手动划分自动获得一个可用的分割方案。
一种基于 rlm 硬件原型仿真自动分割方法

[发明专利]一种基于事件传播的动态时序分析方法-CN202110993095.1有效
发明人：林亦波;张作栋;郭资政;王润声;黄如 -专利权人：北京大学
申请日： 2021-08-27 - 公布日： 2023-09-22 - 主分类号： G06F30/327 文献下载
摘要：本发明提供基于事件传播的动态时序分析方法，属于集成电路设计自动化领域。本发明提出的动态时序分析主要分为：输入节点上的事件生成，事件在内部节点上的传播，反向时序分析和路径报告。同时，本发明提出的方法支持分配给不同的CPU内核以实现多线程的加速。因此，本发明可以准确地计算时序信息，且通过内部的内存回收和多核并行机制使得其可以分析大规模电路的长周期时序分析。
一种基于事件传播动态时序分析方法

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