[发明专利]集成电路及其制造方法

说明书

一种具有外延源极与漏极的集成电路被提供，其可降低栅极烧毁并提高开关速度，因而适合于高电压的应用。此集成电路包括具有高电压N型阱高电压P型阱的半导体基板。此集成电路亦包括高电压装置位于该半导体基板之上。此高电压装置包括外延P型源极设置于高电压N型阱中，外延P型漏极设置于高电压P型阱中，以及栅极位于半导体基板的表面上的外延P型源极与外延P型漏极之间。

本申请为分案申请，其母案申请的申请号为201711216693.8，申请日为2017年11月28日，发明名称为“集成电路及其制造方法”。

技术领域

本公开涉及一种半导体装置，且特别涉及一种具有外延源极与漏极的集成电路及其制造方法。

背景技术

现代集成晶片使用广泛的装置以实现不同的功能。一般而言，集成晶片包括主动装置和被动装置。主动装置包括晶体管，例如，金属氧化物半导体场效晶体管(MOSFETs)。基于金属氧化物半导体场效晶体管装置的开关速度，金属氧化物半导体场效晶体管装置使用于车辆电子系统、电源供应及电源管理应用中。开关速度至少部分地基于金属氧化物半导体场效晶体管装置的RDS(on)。RDS(on)代表“漏极-源极导通电阻”，或是当金属氧化物半导体场效晶体管为“导通”时，金属氧化物半导体场效晶体管中漏极和源极之间的总电阻。RDS(on)与电流损耗相关，并且是金属氧化物半导体场效晶体管最大电流额定值的基础。

发明内容

本公开的一实施例是提供一种集成电路，包括：半导体基板，具有高电压N型阱与高电压P型阱；高电压装置位于半导体基板之上，其中高电压装置包括外延P型源极设置于高电压N型阱中，外延P型漏极设置于高电压P型阱中，以及栅极位于半导体基板的表面上的外延P型源极与外延P型漏极之间。

本公开的另一实施例是提供一种集成电路，包括：半导体基板，具有高电压P型阱与高电压N型阱；高电压装置位于半导体基板之上，其中高电压装置包括外延N型源极设置于高电压P型阱中，外延N型漏极设置于高电压N型阱中，以及栅极位于半导体基板的表面上的高电压P型阱与高电压N型阱之间。

本公开的又一实施例是提供一种集成电路的制造方法，包括：形成多层栅极层于基板之上，其中基板具有高电压N型阱与高电压P型阱；图案化上述栅极层，以形成具有栅极介电质与栅极电极的栅极；形成多个侧壁间隙壁于栅极介电质与栅极电极的每一个侧壁上；选择性沉积多个硬掩模层于基板与栅极之上；进行斜角蚀刻，以形成多边源极凹孔于高电压N型阱之中，且形成多边漏极凹孔于高电压P型阱之中，其中多边源极凹孔与多边漏极凹孔具有实质上平面的多个边缘，且上述边缘在多个角落相连接；形成外延P型源极于多边源极凹孔之中，且形成外延P型漏极于多边漏极凹孔之中，其中外延P型源极与外延P型漏极具有多边形形状；以及移除上述硬掩模层。

附图说明

根据以下的详细说明并配合所附附图做完整公开。应注意的是，根据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。

图1A为根据一些实施例绘示一具有外延源极与漏极的P型金属氧化物半导体(PMOS)的剖面图。

图1B为图1A所绘示的外延源极与漏极的局部放大剖面图。

图2为根据一些实施例绘示一具有外延源极与漏极的N型金属氧化物半导体(NMOS)的剖面图。

图3为根据一些实施例绘示一具有用于高电压装置的外延源极与漏极的集成电路(IC)的剖面图。

图4～图13为根据一些实施例绘示一具有外延源极与漏极的集成电路的制造方法的一系列剖面图。

图14为根据图4～图13的实施例的制造方法的流程图。

附图标记说明：

100～P型金属氧化物半导体晶体管

102～基板