[发明专利]多栅器件及其形成方法

说明书

本发明涉及多栅器件及其形成方法。一种示例性器件包括布置在衬底上方的沟道层、第一外延源极/漏极部件和第二外延源极/漏极部件。该沟道层布置在第一外延源极/漏极部件与第二外延源极/漏极部件之间。金属栅极布置在第一外延源极/漏极部件与第二外延源极/漏极部件之间。该金属栅极布置在沟道层的至少两个侧上方并与其物理接触。源极/漏极接触件布置在第一外延源极/漏极部件上方。掺杂晶体半导体层，例如镓掺杂晶体锗层，布置在第一外延源极/漏极部件与源极/漏极接触件之间。该掺杂晶体半导体层布置在第一外延源极/漏极部件的至少两个侧上方并与其物理接触。在一些实施例中，该掺杂晶体半导体层具有小于约1x10^‑9Ω‑cm²的接触电阻率。

技术领域

本申请的实施例涉及多栅器件及其形成方法。

背景技术

已引入多栅器件来了满足集成电路(IC)行业对越来越小、越来越快的电子器件不断增长的需求，这些电子器件可同时支持越来越多的越来越复杂且复杂的功能。多栅器件具有在沟道区域周围部分或全部延伸的栅极，以提供对至少两侧上的沟道区域的接近。示例性多栅器件包括鳍式场效应(FinFET)晶体管、全环绕栅极(GAA)晶体管(例如，基于纳米线的晶体管)和/或其他三维(3D)晶体管，所有这些可被称为非平面晶体管。多栅器件可实现IC技术的大规模缩小，并且已观察到可在与传统IC制造工艺无缝集成的同时改善栅极控制，增加栅极沟道耦合，减小关态电流和/或减少短沟道效应(SCE)。通常，多栅器件的缩放仅受光刻技术以不断减小的几何大小定义IC部件的限制，但最近，随着几何大小减小到使用更快的操作速度(例如，通过减小电信号传播的距离)来实现多栅器件，寄生电阻-电容(RC)延迟已成为重大挑战，从而否定通过缩小和限制进一步缩小多栅器件所实现的一些优点。例如，减小源极/漏极接触大小已导致源极/漏极接触电阻(即，对金属-半导体接触界面处的电流流动的电阻，例如包括半导体的源极/漏极部件与包括金属的源极/漏极接触件之间的电阻)。减小源极/漏极接触电阻的一个解决方案是降低金属-半导体接触界面处的接触电阻率。然而，当前接触电阻率降低方法与非平面晶体管的制造不兼容。因此，尽管用于多栅器件的现有源极/漏极接触结构以及用于制造现有源极/漏极接触结构的方法通常已经足以满足其预期目的，但它们在所有方面都不是完全令人满意的。

发明内容

本申请的实施例提供一种器件，具有：沟道层、第一外延源极/漏极部件和第二外延源极/漏极部件，布置在衬底上方，其中，所述沟道层布置在所述第一外延源极/漏极部件与所述第二外延源极/漏极部件之间；金属栅极，布置在所述第一外延源极/漏极部件与所述第二外延源极/漏极部件之间，其中，所述金属栅极布置在所述沟道层的至少两侧上方并与所述至少两侧物理接触；源极/漏极接触件，布置在所述第一外延源极/漏极部件上方；以及掺杂晶体半导体层，布置在所述第一外延源极/漏极部件与所述源极/漏极接触件之间，其中，所述掺杂晶体半导体层布置在所述第一外延源极/漏极部件的至少两侧上方并与所述第一外延源极/漏极部件的所述至少两侧物理接触。

本申请的实施例提供一种器件，包括：n型沟道层、第一p型外延源极/漏极部件和第二p型外延源极/漏极部件，布置在衬底上方，其中，所述n型沟道层布置在所述第一p型外延源极/漏极部件与所述第二p型外延源极/漏极部件之间；金属栅极，布置在所述第一p型外延源极/漏极部件与所述第二p型外延源极/漏极部件之间，其中，所述金属栅极布置在所述n型沟道层的至少两侧上方并与所述至少两侧物理接触；以及第一镓掺杂晶体锗层，布置在所述第一p型外延源极/漏极部件的至少两侧上方并与所述第一p型外延源极/漏极部件的所述至少两侧物理接触，以及第二镓掺杂晶体锗层，布置在所述第二p型外延源极/漏极部件的至少两侧上方并与所述第二p型外延源极/漏极部件的所述至少两侧物理接触，其中，所述第一镓掺杂晶体锗层将所述第一p型外延源极/漏极部件与第一源极/漏极接触件分离，并且所述第二镓掺杂晶体锗层将所述第二p型外延源极/漏极部件与第二源极/漏极接触件分离。